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クロック ネットワーク シンクロナイザ

LMK5B33414

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2.5GHz のバルク弾性波発振器 (BAW VCO) を内蔵し 14 出力、3 個の DPLL と APLL (デジタルとアナログの PLL) を採用したネットワーク シンクロナイザ

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製品詳細

Function Clock network synthesizer Number of outputs 14 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 47 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 3000 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Operating temperature range (°C) -40 to 85 Number of input channels 4
Function Clock network synthesizer Number of outputs 14 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 47 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 3000 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Operating temperature range (°C) -40 to 85 Number of input channels 4
VQFN (RGC) 64 81 mm² 9 x 9
  • 超低ジッタ BAW VCO ベースのイーサネット クロック
    • 4MHz 1 次ハイパス フィルタ (HPF) を使用した 625MHz で 13fs の RMS ジッタ (標準値)
    • 4MHz 1 次 HPF を使用した 312.5MHz で 24fs の RMS ジッタ (標準値)
    • 312.5MHz での RMS ジッタ 42fs (標準値) / 60fs (最大値)
    • 156.25MHz での RMS ジッタ 47fs (標準値) / 65fs (最大値)
  • アナログ位相ロック ループ (APLL) と対になった 3 つの高性能デジタル位相ロック ループ (DPLL)
    • 1mHz～4kHz にプログラム可能な DPLL ループ帯域幅
    • 1ppt 未満の DCO 周波数調整ステップ サイズ
  • 4 つの差動またはシングルエンド DPLL 入力
    • 入力周波数：1Hz (1PPS) ～ 800MHz
    • デジタル ホールドオーバーおよびヒットレス スイッチング
  • プログラム可能な HSDS、AC-LVPECL、LVDS、HSCL 形式による、14 の差動出力
    • 最大 18 つの合計周波数出力 (OUT0_P/N、OUT1 P/N、GPIO1、GPIO2 の 6 つの LVCMOS 周波数出力と、OUT[13:2]_P/N の 12 つの差動出力で構成した場合)
    • プログラム可能なスイングおよび同相モードによる 1Hz (1PPS)～1250MHz の出力周波数
    • PCIe Gen 1～6 準拠
  • I2C、3 線式 SPI、または 4 線式 SPI
  • -40℃～85℃の動作温度範囲
  • 超低ジッタ BAW VCO ベースのイーサネット クロック
    • 4MHz 1 次ハイパス フィルタ (HPF) を使用した 625MHz で 13fs の RMS ジッタ (標準値)
    • 4MHz 1 次 HPF を使用した 312.5MHz で 24fs の RMS ジッタ (標準値)
    • 312.5MHz での RMS ジッタ 42fs (標準値) / 60fs (最大値)
    • 156.25MHz での RMS ジッタ 47fs (標準値) / 65fs (最大値)
  • アナログ位相ロック ループ (APLL) と対になった 3 つの高性能デジタル位相ロック ループ (DPLL)
    • 1mHz～4kHz にプログラム可能な DPLL ループ帯域幅
    • 1ppt 未満の DCO 周波数調整ステップ サイズ
  • 4 つの差動またはシングルエンド DPLL 入力
    • 入力周波数：1Hz (1PPS) ～ 800MHz
    • デジタル ホールドオーバーおよびヒットレス スイッチング
  • プログラム可能な HSDS、AC-LVPECL、LVDS、HSCL 形式による、14 の差動出力
    • 最大 18 つの合計周波数出力 (OUT0_P/N、OUT1 P/N、GPIO1、GPIO2 の 6 つの LVCMOS 周波数出力と、OUT[13:2]_P/N の 12 つの差動出力で構成した場合)
    • プログラム可能なスイングおよび同相モードによる 1Hz (1PPS)～1250MHz の出力周波数
    • PCIe Gen 1～6 準拠
  • I2C、3 線式 SPI、または 4 線式 SPI
  • -40℃～85℃の動作温度範囲

LMK5B33414 は、タイミング精度が 5ns 未満 (ITU-T G.8273.2 クラス D) のイーサネット ベースのネットワーキング アプリケーションの厳しい要件を満たすように設計された、高性能ネットワーク シンクロナイザおよびジッタ クリーナです。

デバイスは、ヒットレス スイッチングとジッタ減衰を実現するために、プログラマブルなループ帯域幅 (LBW)、外部ループ フィルタキャパシタを特長とする 3 つの DPLL と 3 つのAPLLを内蔵しており、最大限の柔軟性と使いやすさを備えています。

APLL3 は、 VCO 内にテキサス・インスツルメンツ独自のバルク弾性波 (BAW) 技術を採用した超高性能 PLL を特長としており、DPLL の基準入力周波数にもジッタ特性にも無関係に、42fs (標準値) の RMS ジッタ (12kHz ～ 20MHz 時) で 312.5MHz の出力クロックを生成できます。APLL2 および APLL1 は、2 番目または 3 番目の周波数ドメインおよび / または同期ドメインのオプションを提供する LC VCO を特徴とします。

リファレンス検証回路は、DPLL 基準入力を監視し、入力が検出または失われると、被っとレススイッチを自動的に実行します。ゼロ遅延モード (ZDM) により、入力と出力の位相関係を制御できます。

本デバイスは、I2C または SPI を介して完全にプログラム可能です。内蔵 EEPROM を使用して、システムの起動クロックをカスタマイズできます。また、このデバイスには出荷時デフォルトの ROM プロファイルもフォールバック オプションとして用意されています。

LMK5B33414 は、タイミング精度が 5ns 未満 (ITU-T G.8273.2 クラス D) のイーサネット ベースのネットワーキング アプリケーションの厳しい要件を満たすように設計された、高性能ネットワーク シンクロナイザおよびジッタ クリーナです。

デバイスは、ヒットレス スイッチングとジッタ減衰を実現するために、プログラマブルなループ帯域幅 (LBW)、外部ループ フィルタキャパシタを特長とする 3 つの DPLL と 3 つのAPLLを内蔵しており、最大限の柔軟性と使いやすさを備えています。

APLL3 は、 VCO 内にテキサス・インスツルメンツ独自のバルク弾性波 (BAW) 技術を採用した超高性能 PLL を特長としており、DPLL の基準入力周波数にもジッタ特性にも無関係に、42fs (標準値) の RMS ジッタ (12kHz ～ 20MHz 時) で 312.5MHz の出力クロックを生成できます。APLL2 および APLL1 は、2 番目または 3 番目の周波数ドメインおよび / または同期ドメインのオプションを提供する LC VCO を特徴とします。

リファレンス検証回路は、DPLL 基準入力を監視し、入力が検出または失われると、被っとレススイッチを自動的に実行します。ゼロ遅延モード (ZDM) により、入力と出力の位相関係を制御できます。

本デバイスは、I2C または SPI を介して完全にプログラム可能です。内蔵 EEPROM を使用して、システムの起動クロックをカスタマイズできます。また、このデバイスには出荷時デフォルトの ROM プロファイルもフォールバック オプションとして用意されています。
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技術資料

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* データシート LMK5B33414 3DPLL、3-APLL、 4入力、14 出力 ネットワーク シンクロナイザ 、BAW VCO 内蔵、イーサネット ベースのネットワーク アプリケーション用 データシート (Rev. A 翻訳版) PDF | HTML 英語版 (Rev.A) PDF | HTML 2025年 3月 3日
アプリケーション・ノート 差動信号およびシングル エンド信号の終端ガイドライン PDF | HTML 英語版 PDF | HTML 2025年 12月 19日
アプリケーション・ノート The Debug Guide for Network Synchronizers (Digital and Analog Phase-Locked Loops) PDF | HTML 2025年 11月 21日
アプリケーション・ノート PLL デバイスの発振器電源の考慮事項 PDF | HTML 英語版 PDF | HTML 2025年 11月 19日
ユーザー・ガイド LMK5B33414 Programmer's Guide (Rev. C) PDF | HTML 2025年 11月 17日
アプリケーション・ノート 112G and 224G PAM-4 SerDes Clocking for Rapid Data Center Switches (Rev. A) PDF | HTML 2025年 1月 14日

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

LMK5B33414EVM — LMK5B33414 バルク弾性波発振器 (BAW VCO) 搭載、超低ジッタ、14 個の出力、3 個の DPLL/APLL (デジタル / アナログの各 PLL) ネットワーク シンクロナイザの評価

LMK5B33414 評価基板 (EVM) は、LMK5B33414 ネットワーク クロック ジェネレータ / シンクロナイザのデバイス評価、準拠試験、システム プロトタイピングに適したプラットフォームです。

LMK5B33414 は、3 個のアナログ PLL (APLL) と、ループ帯域幅がプログラマブルな 3 個のデジタル PLL (DPLL) を統合しています。この EVM は、上記のデバイスと、50Ω の試験装置のインターフェイスを確立するために、クロック入力、発振器入力、クロック出力用の SMA コネクタを複数搭載しています。オンボード TCXO (温度補償水晶発振器) (...)

ユーザー ガイド: PDF | HTML
TI.com で取り扱いなし
サポート・ソフトウェア

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

Texas Instruments clocks and synthesizers (TICS) pro software is used to program the evaluation modules (EVMs) for product numbers with these prefixes: CDC, LMK and LMX. These products include phase-locked loops and voltage-controlled oscillators (PLL+VCO), synthesizers and clocking devices.

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア
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シミュレーション・モデル

LMK5B33216 Family IBIS model

SNAM295.ZIP (239 KB) - IBIS Model
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設計ツール

CLOCK-PERFDATA-DESIGN — Clock performance data and register settings for clock generators, network synchronizers, jitter cleaners, and other clocking devices.

Configuration, raw phase noise data, noise plots, and register data for common use cases on clock generators, network synchronizers, jitter cleaners, and other clocking devices
サポート対象の製品とハードウェア

サポート対象の製品とハードウェア
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設計ツール

PLLATINUMSIM-SW — PLLatinum Sim Tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア
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回路図

400G and 800G Network Switch Reference Design (Rev. A)

SNAR047A.PDF (4687 KB)
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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを使用して、複雑なミックスド (...)
リクエスト
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
VQFN (RGC) 64 Ultra Librarian
TI の評価基板に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブ拠点
  • アセンブリ拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

投稿されたすべてのフォーラムトピック (英語) を表示

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