LMK04826BEVM
LMK04826BEVM 評価基板
LMK04826BEVM
概要
LMK04826BEVM と LMK04828BEVM は、JEDEC JESD204B をサポートする、業界最高性能のクロック・コンディショナである LMK04820 製品ファミリに対応します。デュアル・ループ PLLatinum™ アーキテクチャを採用した結果、低ノイズ VCXO モジュールを使用して 100fs (フェムト秒) 以下のジッタ (12kHz~20MHz) を実現できます。このデュアル・ループ・アーキテクチャは、2 個の高性能フェーズ・ロック・ループ (PLL)、1 個の低ノイズ水晶発振器回路、1 個の高性能電圧制御発振器 (VCO) で構成されています。
最初の PLL (PLL1) は低ノイズのジッタ・クリーナ機能を実現し、2番目の PLL (PLL2) はクロックと SYSREF の生成を行います。PLL1は、外付けのVCXOモジュール、または内蔵の水晶発振器と外付けの調整可能水晶振動子およびバラクタ・ダイオードとともに動作するよう構成できます。非常に狭いループ帯域幅と組み合わせる場合、PLL1 は VCXO モジュールまたは調整可能な水晶振動子が出力する優れた近接位相ノイズ特性 (オフセットは 50kHz 以下) を活用し、入力クロックのクリーニングを実施します。PLL1の出力は、PLL2へのクリーンな基準入力として使用され、内蔵のVCOをロックします。
PLL2のループ帯域幅は、ファーアウト位相ノイズ(50kHzよりも高いオフセット)をクリーニングするよう最適化でき、この場合は内蔵のVCOが、PLL1で使用されているVCXOモジュールや調整可能水晶振動子よりも高性能になります。
特長
- JEDEC JESD204B をサポート
- 超低 RMS ジッタ性能
- デュアル・ループ・アーキテクチャ
- LOS (信号損失) 機能搭載、3 個の冗長型入力クロック
- 固定型または動的に調整可能な高精度デジタル遅延機能
- この評価キットには、評価ボードに USB 接続するための USB2ANY モジュールが付属しています。
クロック ジッタ クリーナ
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- CDCE6214-Q1EVM のご注文
- TICSPRO-SW のダウンロードとインストール
- CDCE6214-Q1EVM user's guide (英語) を読む
- TICSRPRO-SW を使用してレジスタを構成
購入と開発の開始
LMK04826BEVM — LMK04826BEVM 評価モジュール
LMK04826BEVM — LMK04826BEVM 評価モジュール
TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices
サポート対象の製品とハードウェア
製品
RF PLL とシンセサイザ
クロック ジェネレータ
クロック ジッタ クリーナ
クロック ネットワーク シンクロナイザ
クロック バッファ
発振器
ハードウェア開発
評価ボード
TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices
TICS Pro 1.7.9.1 installer binary for Windows operating system
製品
RF PLL とシンセサイザ
クロック ジェネレータ
クロック ジッタ クリーナ
クロック ネットワーク シンクロナイザ
クロック バッファ
発振器
ハードウェア開発
評価ボード
資料
TICS Pro 1.7.9.1 Software Manifest
TICS Pro 1.7.9.1 Release Notes
リリース情報
Improvements
- See release notes for complete list of updates
- LMK5Bxxxxx and LMK5CxxxxxA family: OUT_x_FMT only lists 15: HCSL, and not 79: HCSL
- LMK5B33414 and LMK5C33414A: Fix REF4 validation page missing clock window detector.
Known Issues
- LMK5B and LMK5C family - In some cases, "Assign Selected VCO Settings to Device" and "Apply Output Clock Settings to Device" may need to be pressed twice for certain cascaded configurations to display correctly
- LMK05318 - In some cases, it is necessary to press "Calculate Frequency Plan" twice for correct VCO2 frequency. This issue is resolved in LMK05318B GUI.
- Burst mode page looping requires long delays to halt, and halting may crash the GUI. If possible, do not loop in burst mode.
- User Controls page can sometimes become desynchronized from Raw Registers and other pages. Refer to Raw Registers or other pages for correct values. Saving/Loading and Import/Export of register data is unaffected, and register data will still be written to and read from connected devices correctly.
最新情報
- Bug fix release for LMK5Bxxxxx and LMK5CxxxxxA family
技術資料
タイプ | タイトル | 最新の英語版をダウンロード | 日付 | |||
---|---|---|---|---|---|---|
証明書 | LMK04826BEVM EU Declaration of Conformity (DoC) | 2019/01/02 | ||||
ユーザー・ガイド | LMK04826/28 User’s Guide (Rev. B) | 2018/03/13 | ||||
データシート | LMK0482x Ultra Low-Noise JESD204B Compliant Clock Jitter Cleaner With Dual Loop PLLs データシート (Rev. AS) | PDF | HTML | 2017/09/27 |