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LMK05318

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BAW（バルク弾性波）対応、超低ジッタのシングル チャネル ネットワーク シンクロナイザ クロック

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製品詳細

Function Clock network synchronizer Number of outputs 8 Output type CML, HCSL, LVCMOS, LVDS, LVPECL RMS jitter (fs) 50 Features I2C, Integrated EEPROM, Pin programmable, SPI Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 800 Input type LVCMOS, LVDS, LVPECL, XTAL Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Operating temperature range (°C) -40 to 85 Number of input channels 2
Function Clock network synchronizer Number of outputs 8 Output type CML, HCSL, LVCMOS, LVDS, LVPECL RMS jitter (fs) 50 Features I2C, Integrated EEPROM, Pin programmable, SPI Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 800 Input type LVCMOS, LVDS, LVPECL, XTAL Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Operating temperature range (°C) -40 to 85 Number of input channels 2
VQFN (RGZ) 48 49 mm² 7 x 7
  • 超低ジッタ BAW VCO ベースのイーサネット クロック
    • 4MHz の 1 次ハイパス フィルタ (HPF) を適用した場合、312.5MHz における標準 RMS ジッタは 32fs
    • 4MHz の 1 次 HPF を適用した場合、156.25 MHz における標準 RMS ジッタは 44 fs
    • 312.5MHz での RMS ジッタ 50fs (標準値) / 80fs (最大値)
    • 156.25MHz での RMS ジッタ 60fs (標準値) / 90fs (最大値)
  • 2 つのアナログ位相ロック ループ (APLL) と対になった 1 つの高性能デジタル フェーズロック ループ (DPLL)：
    • 1mHz ～ 4kHz の範囲でプログラム可能な DPLL ループ帯域幅
    • IEEE 1588PTP クロック ステアリング向けに、1 ステップあたり 1ppt 未満の DCO 調整が可能
  • 2 つの差動またはシングルエンド DPLL 入力
    • 2MHz ～ 800MHz の入力周波数
    • デジタル ホールドオーバーおよびヒットレス スイッチング
  • 8 つのプログラム可能な AC-LVPECL、AC-CML、AC-LVDS、HSCL、および 1.8V LVCMOS の出力フォーマットに対応した差動出力。
    • 2MHz ～ 800MHz の入力周波数
    • PCIe Gen 1～6 準拠
  • I2C、3 線式 SPI、または 4 線式 SPI
  • 3.3V のコア電源と、1.8V、2.5V、または 3.3V の出力電源
  • -40℃～+85℃の動作温度範囲
  • 超低ジッタ BAW VCO ベースのイーサネット クロック
    • 4MHz の 1 次ハイパス フィルタ (HPF) を適用した場合、312.5MHz における標準 RMS ジッタは 32fs
    • 4MHz の 1 次 HPF を適用した場合、156.25 MHz における標準 RMS ジッタは 44 fs
    • 312.5MHz での RMS ジッタ 50fs (標準値) / 80fs (最大値)
    • 156.25MHz での RMS ジッタ 60fs (標準値) / 90fs (最大値)
  • 2 つのアナログ位相ロック ループ (APLL) と対になった 1 つの高性能デジタル フェーズロック ループ (DPLL)：
    • 1mHz ～ 4kHz の範囲でプログラム可能な DPLL ループ帯域幅
    • IEEE 1588PTP クロック ステアリング向けに、1 ステップあたり 1ppt 未満の DCO 調整が可能
  • 2 つの差動またはシングルエンド DPLL 入力
    • 2MHz ～ 800MHz の入力周波数
    • デジタル ホールドオーバーおよびヒットレス スイッチング
  • 8 つのプログラム可能な AC-LVPECL、AC-CML、AC-LVDS、HSCL、および 1.8V LVCMOS の出力フォーマットに対応した差動出力。
    • 2MHz ～ 800MHz の入力周波数
    • PCIe Gen 1～6 準拠
  • I2C、3 線式 SPI、または 4 線式 SPI
  • 3.3V のコア電源と、1.8V、2.5V、または 3.3V の出力電源
  • -40℃～+85℃の動作温度範囲

LMK05318は、イーサネット ベースのネットワーキング アプリケーションの厳しい要件を満たすように設計された高性能ネットワーク シンクロナイザおよびジッタ クリーナです。

本デバイスは 1 つの DPLL と 2 つの APLL を内蔵しており、プログラマブルなループ帯域幅 (LBW) を用いることで、ヒットレス スイッチングおよびジッタ低減を実現します。また、外付けのループ フィルタ コンデンサは 1 個のみとすることで、柔軟性と使いやすさを最大化しています。

APLL1 は、VCO1 に TI 独自のバルク音響波 (BAW) 技術を用いた超高性能 PLL を備えており、DPLL のリファレンス入力周波数やジッタ特性に依存することなく、12kHz～20MHz の積分帯域で標準 50fs RMS ジッタの 312.5MHz 出力クロックを生成できます。APLL2 は、従来型の LC VCO を備えており、第 2 の周波数ドメインおよび / または同期ドメインのための選択肢を提供します。

内蔵 EEPROM は、起動時のカスタム システム構成に使用できます。内蔵 LDO レギュレータは優れた電源ノイズ除去比 (PSNR) を提供し、電源供給ネットワークのコストと複雑さを低減します。

LMK05318は、イーサネット ベースのネットワーキング アプリケーションの厳しい要件を満たすように設計された高性能ネットワーク シンクロナイザおよびジッタ クリーナです。

本デバイスは 1 つの DPLL と 2 つの APLL を内蔵しており、プログラマブルなループ帯域幅 (LBW) を用いることで、ヒットレス スイッチングおよびジッタ低減を実現します。また、外付けのループ フィルタ コンデンサは 1 個のみとすることで、柔軟性と使いやすさを最大化しています。

APLL1 は、VCO1 に TI 独自のバルク音響波 (BAW) 技術を用いた超高性能 PLL を備えており、DPLL のリファレンス入力周波数やジッタ特性に依存することなく、12kHz～20MHz の積分帯域で標準 50fs RMS ジッタの 312.5MHz 出力クロックを生成できます。APLL2 は、従来型の LC VCO を備えており、第 2 の周波数ドメインおよび / または同期ドメインのための選択肢を提供します。

内蔵 EEPROM は、起動時のカスタム システム構成に使用できます。内蔵 LDO レギュレータは優れた電源ノイズ除去比 (PSNR) を提供し、電源供給ネットワークのコストと複雑さを低減します。
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技術資料

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設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

サポート・ソフトウェア

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

Texas Instruments clocks and synthesizers (TICS) pro software is used to program the evaluation modules (EVMs) for product numbers with these prefixes: CDC, LMK and LMX. These products include phase-locked loops and voltage-controlled oscillators (PLL+VCO), synthesizers and clocking devices.

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア
ダウンロードオプション
シミュレーション・モデル

LMK05318 IBIS Model

SNAM226.ZIP (137 KB) - IBIS Model
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設計ツール

CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング ソフトウェア

Clock tree architect はクロック ツリーの合成ツールであり、開発中システムの要件に基づいてクロック ツリー ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム レベルのマルチチップ クロック供給ソリューションを生成します。
設計を開始
設計ツール

PLLATINUMSIM-SW — PLLatinum Sim Tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

サポート対象の製品とハードウェア

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ダウンロードオプション
シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを使用して、複雑なミックスド (...)
リクエスト
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
VQFN (RGZ) 48 Ultra Librarian
TI の評価基板に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブ拠点
  • アセンブリ拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

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