DAC38J84

アクティブ

クワッドチャネル、16 ビット、2.5GSPS、1x ~ 16x 補間 D/A コンバータ (DAC)

製品詳細

Resolution (Bits) 16 Number of DAC channels 4 Interface type JESD204B Sample/update rate (Msps) 2500 Features Ultra High Speed Rating Catalog Interpolation 16x, 1x, 2x, 4x, 8x Power consumption (typ) (mW) 1859 SFDR (dB) 81 Architecture Current Source Operating temperature range (°C) -40 to 85 Reference type Int
Resolution (Bits) 16 Number of DAC channels 4 Interface type JESD204B Sample/update rate (Msps) 2500 Features Ultra High Speed Rating Catalog Interpolation 16x, 1x, 2x, 4x, 8x Power consumption (typ) (mW) 1859 SFDR (dB) 81 Architecture Current Source Operating temperature range (°C) -40 to 85 Reference type Int
FCCSP (AAV) 144 100 mm² 10 x 10
  • Resolution: 16-Bit
  • Maximum Sample Rate:
    • DAC37J84: 1.6 GSPS
    • DAC38J84: 2.5 GSPS
  • Maximum Input Data Rate: 1.23GSPS
  • JESD204B Interface
    • 8 JESD204B Serial Input Lanes
    • 12.5 Gbps Maximum Bit Rate per Lane
    • Subclass 1 Multi-DAC Synchronization
  • On-Chip Very Low Jitter PLL
  • Selectable 1x -16x Interpolation
  • Independent Complex Mixers with 48-bit NCO/
    or ±n×Fs/8
  • Wideband Digital Quadrature Modulator Correction
  • Sinx/x Correction Filters
  • Fractional Sample Group Delay Correction
  • Multi-Band Mode: Digital Summation of Independent
    Complex Signals
  • 3/4-Wire Serial Control Bus (SPI):1.5V – 1.8V
  • Integrated Temperature Sensor
  • JTAG Boundary Scan
  • Terminal-Compatible with Dual-Channel DAC37J82/
    DAC38J82 Family
  • Power Dissipation: 1.8W at 2.5GSPS
  • Package: 10x10mm, 144-Ball Flip-Chip BGA
  • Resolution: 16-Bit
  • Maximum Sample Rate:
    • DAC37J84: 1.6 GSPS
    • DAC38J84: 2.5 GSPS
  • Maximum Input Data Rate: 1.23GSPS
  • JESD204B Interface
    • 8 JESD204B Serial Input Lanes
    • 12.5 Gbps Maximum Bit Rate per Lane
    • Subclass 1 Multi-DAC Synchronization
  • On-Chip Very Low Jitter PLL
  • Selectable 1x -16x Interpolation
  • Independent Complex Mixers with 48-bit NCO/
    or ±n×Fs/8
  • Wideband Digital Quadrature Modulator Correction
  • Sinx/x Correction Filters
  • Fractional Sample Group Delay Correction
  • Multi-Band Mode: Digital Summation of Independent
    Complex Signals
  • 3/4-Wire Serial Control Bus (SPI):1.5V – 1.8V
  • Integrated Temperature Sensor
  • JTAG Boundary Scan
  • Terminal-Compatible with Dual-Channel DAC37J82/
    DAC38J82 Family
  • Power Dissipation: 1.8W at 2.5GSPS
  • Package: 10x10mm, 144-Ball Flip-Chip BGA

The terminal-compatible DAC37J84/DAC38J84 family is a low power, 16-bit, quad-channel, 1.6/2.5 GSPS digital to analog converter (DAC) with JESD204B interface.

Digital data is input to the device through 1, 2, 4 or 8 configurable serial JESD204B lanes running up to 12.5 Gbps with on-chip termination and programmable equalization. The interface allows JESD204B Subclass 1 SYSREF based deterministic latency and full synchronization of multiple devices.

The device includes features that simplify the design of complex transmit architectures. Fully bypassable 2x to 16x digital interpolation filters with over 90 dB of stop-band attenuation simplify the data interface and reconstruction filters. An on-chip 48-bit Numerically Controlled Oscillator (NCO) and independent complex mixers allow flexible and accurate carrier placement.

A high-performance low jitter PLL simplifies clocking of the device without significant impact on the dynamic range. The digital Quadrature Modulator Correction (QMC) and Group Delay Correction (QDC) enable complete IQ compensation for gain, offset, phase, and group delay between channels in direct up-conversion applications. A programmable Power Amplifier (PA) protection mechanism is available to provide PA protection in cases when the abnormal power behavior of the input data is detected.

The terminal-compatible DAC37J84/DAC38J84 family is a low power, 16-bit, quad-channel, 1.6/2.5 GSPS digital to analog converter (DAC) with JESD204B interface.

Digital data is input to the device through 1, 2, 4 or 8 configurable serial JESD204B lanes running up to 12.5 Gbps with on-chip termination and programmable equalization. The interface allows JESD204B Subclass 1 SYSREF based deterministic latency and full synchronization of multiple devices.

The device includes features that simplify the design of complex transmit architectures. Fully bypassable 2x to 16x digital interpolation filters with over 90 dB of stop-band attenuation simplify the data interface and reconstruction filters. An on-chip 48-bit Numerically Controlled Oscillator (NCO) and independent complex mixers allow flexible and accurate carrier placement.

A high-performance low jitter PLL simplifies clocking of the device without significant impact on the dynamic range. The digital Quadrature Modulator Correction (QMC) and Group Delay Correction (QDC) enable complete IQ compensation for gain, offset, phase, and group delay between channels in direct up-conversion applications. A programmable Power Amplifier (PA) protection mechanism is available to provide PA protection in cases when the abnormal power behavior of the input data is detected.

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技術資料

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EVM ユーザー ガイド (英語) Altera JESD204B IP Core and TI DAC37J84 Hardware Checkout Report (Rev. A) 2014年 9月 15日
設計ガイド Analog Interfacing Networks for DAC348x and Modulators (TIDA-00077) (Rev. A) 2013年 8月 14日
アプリケーション・ノート High Speed, Digital-to-Analog Converters Basics (Rev. A) 2012年 10月 23日
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アプリケーション・ノート データ・コンバータのドリフトに関する設計者の必須知識: 最悪劣化度の構成要素を理解して仕様の条件を減らす 2009年 4月 22日

設計と開発

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評価ボード

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DAC3XJ8XEVM は高速データ・コンバータ評価向けの High Speed Data Converter Pro(HSDCPro)ソフトウェア・ツールを通じて、TI の (...)

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SLAC690 TSW14J10EVM Xilinx Firmware Source

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The JESD204 rapid design IP has been designed to enable FPGA engineers to achieve an accelerated path to a working JESD204 system. The IP has been architected in a way that downstream digital processing and other application logic are isolated from most of the performance- and timing-critical (...)

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SLAM197.ZIP (50 KB) - IBIS Model
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SLAM343A.ZIP (24658 KB) - IBIS-AMI Model
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PSPICE-FOR-TI — TI Design / シミュレーション ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを使用して、複雑なミックスド (...)
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TIDA-00684 — 高帯域幅の任意波形発生器リファレンス デザイン:DC または AC 結合、高電圧出力対応

TIDA–00684 リファレンス デザインでは、クワッド チャネルの TSW3080 評価基板 (EVM) が開発されており、DAC38J84 とアクティブ アンプ インターフェースを組み合わせて、任意波形発生器のフロントエンドをどのように構成できるかを示しています。DAC38J84 は、最大更新速度 2.5 GSPS で 16 ビットの分解能を持つ 4 つの DAC チャネルを備えています。THS3217 は、広帯域、差動からシングルエンドへの出力を提供します。THS3095 は最大 26VP–P の高いダイナミック レンジ出力を提供します。LMH5401 (...)
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TIDEP0081 — ADC32RF80 に JESD204B 接続を行う 66AK2L06 を用いた広帯域受信機リファレンス デザイン

広帯域受信システムの開発者で、高速データコンバータをベースバンド プロセッサに接続するために現在 FPGA や ASIC を使用している人々に向けたもので、市場投入までの時間を短縮しつつ、性能を向上させ、コスト、消費電力、サイズを大幅に削減することが求められている場合に最適なソリューションです。このリファレンス デザインは、JESD204B インターフェイスとデジタル フロント エンド処理 (DFE) を統合しており、広く供給されるようになった初めてのプロセッサ製品を搭載しています。ADC32RF80DAC38J84 (...)
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リファレンス・デザイン

TIDEP0060 — DSP+ARM SoC を使用した最適化されたレーダー システムのリファレンス デザイン

このリファレンス デザインは、高速データコンバータへの接続に FPGA や ASIC を使用している最新のレーダー システム デベロッパーを対象にしており、性能の向上、コスト、消費電力、サイズの大幅低減により、開発期間の短縮が可能になり、JESD204B インターフェイスとデジタル フロント エンド (DFE) 処理機能を統合した広範囲で利用できる初のプロセッサを搭載しています。ADC14X250 と DAC38J84 を接続すると、レーダー、電子戦、コンピューティング プラットフォーム、トランスポンダなど、航空と防衛の各アプリケーションに適した効率的なソリューションを実現できます。
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リファレンス・デザイン

TIDEP0034 — 広帯域 ADC および DAC に付属する 66AK2L06 JESD

For developers currently using an FPGA or ASIC to connect to high speed data converters who need faster time to market with increased performance and significant reduction in cost, power, and size this reference design includes the first widely available processor integrating a JESD204B interface (...)
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リファレンス・デザイン

TIDA-00996 — 同期式マルチ トランスミッタのリファレンス デザイン:複数の DAC を時間整合させる方法

現代のモバイル通信システムにおける通信距離、データ レート、信頼性をさらに向上させるために、システム設計者は空間ダイバーシティと空間多重化の組み合わせを実現するために、マルチアンテナ送信システムにさらに重点を置いています。このような実装により、伝送媒体におけるパス損失やマルチパス効果をさらに補償することが可能になります。これらの実装は、通信距離やデータ レートの向上、信頼性の改善にもつながる可能性があります。ビーム フォーミング技術を用いたマルチアンテナ (...)
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TIDA-00409 — 1GHz 帯域幅、デュアル・チャネル・トランスミッタ、最大 4GHz、リファレンス・デザイン

The TSW38J84 EVM reference design provides a platform to demonstrate a wideband dual transmit solution that incorporates an integrated LO.  The reference design utilizes the 2.5 GSPS DAC38J84 device with the high performance modulators: TRF3722 (including integrated PLL/VCO) and TRF3705. The (...)
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回路図: PDF
リファレンス・デザイン

TIDA-00335 — High Bandwidth, High Frequency Transmitter Reference Design

このリファレンス・デザインでは、DAC38J84 のような電流源 DAC を TRF3704 変調器と組み合わせて、高帯域および高周波のアプリケーションをサポートする場合に必要とされる回路の変更を示します。  TRF3704 は 6GHz の変調器であり、BB の広い帯域幅をサポートできます。  DAC38J84 は 2.5GSPS のコンバータであり、600MHz のベースバンド帯域幅をサポートできます。  この組み合わせにより、従来はハイエンド通信システムで達成が困難だった周波数と帯域幅での動作を容易に実現できるようになります。
設計ガイド: PDF
回路図: PDF
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
FCCSP (AAV) 144 Ultra Librarian

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報:
  • ファブ拠点
  • アセンブリ拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

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