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ADC12J1600

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12 ビット、1.6GSPS、RF サンプリング A/D コンバータ (ADC)

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製品詳細

Sample rate (max) (Msps) 1600 Resolution (Bits) 12 Number of input channels 1 Interface type JESD204B Analog input BW (MHz) 3200 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 0.725 Power consumption (typ) (mW) 1600 Architecture Folding Interpolating SNR (dB) 55.3 ENOB (Bits) 8.8 SFDR (dB) 75 Operating temperature range (°C) -40 to 85 Input buffer Yes
Sample rate (max) (Msps) 1600 Resolution (Bits) 12 Number of input channels 1 Interface type JESD204B Analog input BW (MHz) 3200 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 0.725 Power consumption (typ) (mW) 1600 Architecture Folding Interpolating SNR (dB) 55.3 ENOB (Bits) 8.8 SFDR (dB) 75 Operating temperature range (°C) -40 to 85 Input buffer Yes
VQFNP (NKE) 68 100 mm² 10 x 10
  • Excellent Noise and Linearity up to and beyond FIN = 3 GHz
  • Configurable DDC
  • Decimation Factors from 4 to 32 (Complex Baseband Out)
  • Bypass Mode for Full Nyquist Output Bandwidth
  • Usable Output Bandwidth of 540 MHz at
    4x Decimation and 2700 MSPS
  • Usable Output Bandwidth of 320 MHz at
    4x Decimation and 1600 MSPS
  • Usable Output Bandwidth of 67.5 MHz at
    32x Decimation and 2700 MSPS
  • Usable Output Bandwidth of 40 MHz at
    32x Decimation and 1600 MSPS
  • Low Pin-Count JESD204B Subclass 1 Interface
  • Automatically Optimized Output Lane Count
  • Embedded Low Latency Signal Range Indication
  • Low Power Consumption
  • Key Specifications:
    • Max Sampling Rate: 1600 or 2700 MSPS
    • Min Sampling Rate: 1000 MSPS
    • DDC Output Word Size: 15-Bit Complex (30 bits total)
    • Bypass Output Word Size: 12-Bit Offset Binary
    • Noise Floor: –147.3 dBFS/Hz (ADC12J2700)
    • Noise Floor: –145 dBFS/Hz (ADC12J1600)
    • IMD3: −64 dBc (FIN = 2140 MHz ± 30 MHz at −13 dBFS)
    • FPBW (–3 dB): 3.2 GHz
    • Peak NPR: 46 dB
    • Supply Voltages: 1.9 V and 1.2 V
    • Power Consumption
      • Bypass (2700 MSPS): 1.8 W
      • Bypass (1600 MSPS): 1.6 W
      • Power Down Mode: <50 mW
  • Excellent Noise and Linearity up to and beyond FIN = 3 GHz
  • Configurable DDC
  • Decimation Factors from 4 to 32 (Complex Baseband Out)
  • Bypass Mode for Full Nyquist Output Bandwidth
  • Usable Output Bandwidth of 540 MHz at
    4x Decimation and 2700 MSPS
  • Usable Output Bandwidth of 320 MHz at
    4x Decimation and 1600 MSPS
  • Usable Output Bandwidth of 67.5 MHz at
    32x Decimation and 2700 MSPS
  • Usable Output Bandwidth of 40 MHz at
    32x Decimation and 1600 MSPS
  • Low Pin-Count JESD204B Subclass 1 Interface
  • Automatically Optimized Output Lane Count
  • Embedded Low Latency Signal Range Indication
  • Low Power Consumption
  • Key Specifications:
    • Max Sampling Rate: 1600 or 2700 MSPS
    • Min Sampling Rate: 1000 MSPS
    • DDC Output Word Size: 15-Bit Complex (30 bits total)
    • Bypass Output Word Size: 12-Bit Offset Binary
    • Noise Floor: –147.3 dBFS/Hz (ADC12J2700)
    • Noise Floor: –145 dBFS/Hz (ADC12J1600)
    • IMD3: −64 dBc (FIN = 2140 MHz ± 30 MHz at −13 dBFS)
    • FPBW (–3 dB): 3.2 GHz
    • Peak NPR: 46 dB
    • Supply Voltages: 1.9 V and 1.2 V
    • Power Consumption
      • Bypass (2700 MSPS): 1.8 W
      • Bypass (1600 MSPS): 1.6 W
      • Power Down Mode: <50 mW

The ADC12J1600 and ADC12J2700 devices are wideband sampling and digital tuning devices. Texas Instruments’ giga-sample analog-to-digital converter (ADC) technology enables a large block of frequency spectrum to be sampled directly at RF. An integrated DDC (Digital Down Converter) provides digital filtering and down-conversion. The selected frequency block is made available on a JESD204B serial interface. Data is output as baseband 15-bit complex information for ease of downstream processing. Based on the digital down-converter (DDC) decimation and link output rate settings, this data is output on 1 to 5 lanes of the serial interface.

A DDC bypass mode allows the full rate 12-bit raw ADC data to also be output. This mode of operation requires 8 lanes of serial output.

The ADC12J1600 and ADC12J2700 devices are available in a 68-pin VQFN package. The device operates over the Industrial (–40°C ≤ TA ≤ 85°C) ambient temperature range.

The ADC12J1600 and ADC12J2700 devices are wideband sampling and digital tuning devices. Texas Instruments’ giga-sample analog-to-digital converter (ADC) technology enables a large block of frequency spectrum to be sampled directly at RF. An integrated DDC (Digital Down Converter) provides digital filtering and down-conversion. The selected frequency block is made available on a JESD204B serial interface. Data is output as baseband 15-bit complex information for ease of downstream processing. Based on the digital down-converter (DDC) decimation and link output rate settings, this data is output on 1 to 5 lanes of the serial interface.

A DDC bypass mode allows the full rate 12-bit raw ADC data to also be output. This mode of operation requires 8 lanes of serial output.

The ADC12J1600 and ADC12J2700 devices are available in a 68-pin VQFN package. The device operates over the Industrial (–40°C ≤ TA ≤ 85°C) ambient temperature range.
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技術資料

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* データシート ADC12Jxx00 12-Bit 1.6- or 2.7-GSPS ADCs With Integrated DDC データシート (Rev. D) PDF | HTML 2017年 10月 19日
アプリケーション・ノート System solution for avionics & defense 2015年 9月 23日
ホワイト・ペーパー Ready to make the jump to JESD204B? White Paper (Rev. B) 2015年 3月 19日

設計と開発

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ファームウェア

TI204C-IP — Request for JESD204 rapid design IP

The JESD204 rapid design IP has been designed to enable FPGA engineers to achieve an accelerated path to a working JESD204 system. The IP has been architected in a way that downstream digital processing and other application logic are isolated from most of the performance- and timing-critical (...)

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評価基板 (EVM) 向けの GUI

DATACONVERTERPRO-SW — High Speed Data Converter Pro GUI Installer, v5.31

This high-speed data converter pro GUI is a PC (Windows® XP/7/10 compatible) program designed to aid in evaluation of most TI high-speed data converter [analog-to-digital converter (ADC) and digital-to-analog converter (DAC)] and analog front-end (AFE) platforms. Designed to support the entire (...)

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シミュレーション・モデル

ADC12J1600 IBIS Model (Rev. A)

SLAM223A.ZIP (24 KB) - IBIS Model
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シミュレーション・モデル

ADC12J4000 IBIS-AMI Model (Rev. A)

SLAM198A.ZIP (4134 KB) - IBIS-AMI Model
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FREQ-DDC-FILTER-CALC — RF-Sampling Frequency Planner, Analog Filter, and DDC Excel Calculator

This Excel calculator provides system designers a way to simplify the design and debugging of direct RF-sampling receivers. It offers three functions: frequency planning, analog filtering, and decimation filter spur location.

In the concept phase, a frequency-planning tool enables fine tuning of (...)

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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを使用して、複雑なミックスド (...)
リクエスト
リファレンス・デザイン

TIDA-00432 — Xilinx プラットフォームを使用する JESD204B ギガ-サンプル ADC の同期、フェーズ・アレイ・レーダー・システム用

Xilinx VC707 プラットフォームを使用して 2 個の ADC12J4000 評価モジュール（EVM）を互いに同期する方法を示したシステム・レベルのリファレンス・デザインです。このリファレンス・デザインの技術資料は、クロック・スキームを含め、必要なハードウェアの修正とデバイスの構成法について説明しています。評価モジュールごとに、サンプルの構成ファイルを提示しています。FPGA ファームウェアについて説明するほか、関連する Xilinx IP (...)
設計ガイド: PDF
回路図: PDF
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
VQFNP (NKE) 68 Ultra Librarian
TI の評価基板に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブ拠点
  • アセンブリ拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

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