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LMK3H0102-Q1

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車載、PCIe Gen 7 準拠、バルク弾性波 (BAW)、リファレンスレス クロック ジェネレータ

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LMK3H0102-Q1

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製品詳細

Number of outputs 2 Output type LP-HCSL, LVCMOS, LVDS Output frequency (max) (MHz) 400 Core supply voltage (V) 1.8, 2.5, 3.3 Output supply voltage (V) 1.8, 2.5, 3.3 Operating temperature range (°C) -40 to 105 Features I2C, One-Time Programmable (OTP) memory, PCIe Gen 1 - 7 compliant, Pin programmable, Serial interface Rating Automotive
Number of outputs 2 Output type LP-HCSL, LVCMOS, LVDS Output frequency (max) (MHz) 400 Core supply voltage (V) 1.8, 2.5, 3.3 Output supply voltage (V) 1.8, 2.5, 3.3 Operating temperature range (°C) -40 to 105 Features I2C, One-Time Programmable (OTP) memory, PCIe Gen 1 - 7 compliant, Pin programmable, Serial interface Rating Automotive
VQFN (RGT) 16 9 mm² 3 x 3
  • 車載アプリケーション向けに AEC-Q100 グレード 2 認定済み
  • 周囲温度：-40℃～105℃
  • 機能安全対応：
  • BAW 共振器を内蔵、外部リファレンスは不要
  • フレキシブルな周波数生成：
    • 2 チャネル分圧器：2.5MHz～400MHzの範囲で最大 3 つの異なる出力周波数
    • 最大 200MHz までの LVCMOS 出力をサポート：1.8V、2.5V、または 3.3V
    • OUT0 ピンおよび OUT1 ピン上で AC-LVDS、DC-LVDS、LP-HCSL、LVCMOS の組み合わせ
  • 総出力周波数安定性：±25ppm
  • 2 つの機能モード：I2C または事前にプログラムされた OTP
  • PCIe Gen 1～Gen 7 準拠：共通クロック (SSC、SRNS、SRIS あり / なし)
  • 非常に小さい PCIe ジッタ (SSC あり)：
    • PCIe Gen 5 の共通クロックのジッタ：57.5fs 以下 (PCIe の上限は 150fs)
    • PCIe Gen 6 の共通クロックのジッタ：34.5fs 以下 (PCIe の上限は 100fs)
    • PCIe Gen 7 の共通クロックのジッタ：29.6fs 以下 (PCIe の上限は 67fs)
  • プログラム可能な SSC 変調深度
    • 事前プログラム済み：–0.1%、–0.25%、–0.3% 、および–0.5% のダウン スプレッド (200MHz FOD 周波数)
    • 抵抗によるプログラミングが可能：-0.1%～-3% のダウン スプレッド、または ±0.05%～±1.5% のセンター スプレッド
  • 電源電圧：1.8V～3.3V
  • LP-HCSL 出力において、500kHz のスイッチング ノイズで -93.1dBc の PSNR を提供する内蔵 LDO
  • 出力間スキュー：<50ps
  • フェイルセーフ デジタル入力ピン
  • 車載アプリケーション向けに AEC-Q100 グレード 2 認定済み
  • 周囲温度：-40℃～105℃
  • 機能安全対応：
  • BAW 共振器を内蔵、外部リファレンスは不要
  • フレキシブルな周波数生成：
    • 2 チャネル分圧器：2.5MHz～400MHzの範囲で最大 3 つの異なる出力周波数
    • 最大 200MHz までの LVCMOS 出力をサポート：1.8V、2.5V、または 3.3V
    • OUT0 ピンおよび OUT1 ピン上で AC-LVDS、DC-LVDS、LP-HCSL、LVCMOS の組み合わせ
  • 総出力周波数安定性：±25ppm
  • 2 つの機能モード：I2C または事前にプログラムされた OTP
  • PCIe Gen 1～Gen 7 準拠：共通クロック (SSC、SRNS、SRIS あり / なし)
  • 非常に小さい PCIe ジッタ (SSC あり)：
    • PCIe Gen 5 の共通クロックのジッタ：57.5fs 以下 (PCIe の上限は 150fs)
    • PCIe Gen 6 の共通クロックのジッタ：34.5fs 以下 (PCIe の上限は 100fs)
    • PCIe Gen 7 の共通クロックのジッタ：29.6fs 以下 (PCIe の上限は 67fs)
  • プログラム可能な SSC 変調深度
    • 事前プログラム済み：–0.1%、–0.25%、–0.3% 、および–0.5% のダウン スプレッド (200MHz FOD 周波数)
    • 抵抗によるプログラミングが可能：-0.1%～-3% のダウン スプレッド、または ±0.05%～±1.5% のセンター スプレッド
  • 電源電圧：1.8V～3.3V
  • LP-HCSL 出力において、500kHz のスイッチング ノイズで -93.1dBc の PSNR を提供する内蔵 LDO
  • 出力間スキュー：<50ps
  • フェイルセーフ デジタル入力ピン

LMK3H0102-Q1 は、スペクトラム拡散クロック (SSC) をサポートする、2 出力 PCIe Gen 1～Gen 7 準拠のリファレンスレス クロック ジェネレータです。このデバイスは、 テキサス・インスツルメンツ独自のバルク弾性波 (BAW) 技術に基づいており、水晶振動子や外部クロック リファレンスを用いることなく、±25ppm のクロック出力を供給します。このデバイスは、2 つの SSC クロック、2 つの非 SSC クロック、または 1 つの SSC クロックと 1 つの非 SSC クロックを同時に供給できます。このデバイスは、SSC ありまたは SSC なしの共通クロック、SRNS (Separate Reference No Spread)、SRIS (Separate Reference Independent Spread) など、Gen 1 から Gen 7 までの PCIe に完全準拠しています。

このデバイスは、ピンや I2C インターフェイスを介して簡単に構成できます。デバイスへの電力供給には、外付けの DC/DC 回路を使用できます。電源のフィルタ処理と DC/DC 回路からの電源供給に関する詳細なガイドラインについては、「電源に関する推奨事項」を参照してください。

それぞれの LMK3H0102Txx 構成の OTP のデフォルト設定については、『LMK3H0102 構成ガイド』を参照してください。

LMK3H0102-Q1 は、スペクトラム拡散クロック (SSC) をサポートする、2 出力 PCIe Gen 1～Gen 7 準拠のリファレンスレス クロック ジェネレータです。このデバイスは、 テキサス・インスツルメンツ独自のバルク弾性波 (BAW) 技術に基づいており、水晶振動子や外部クロック リファレンスを用いることなく、±25ppm のクロック出力を供給します。このデバイスは、2 つの SSC クロック、2 つの非 SSC クロック、または 1 つの SSC クロックと 1 つの非 SSC クロックを同時に供給できます。このデバイスは、SSC ありまたは SSC なしの共通クロック、SRNS (Separate Reference No Spread)、SRIS (Separate Reference Independent Spread) など、Gen 1 から Gen 7 までの PCIe に完全準拠しています。

このデバイスは、ピンや I2C インターフェイスを介して簡単に構成できます。デバイスへの電力供給には、外付けの DC/DC 回路を使用できます。電源のフィルタ処理と DC/DC 回路からの電源供給に関する詳細なガイドラインについては、「電源に関する推奨事項」を参照してください。

それぞれの LMK3H0102Txx 構成の OTP のデフォルト設定については、『LMK3H0102 構成ガイド』を参照してください。
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技術資料

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* データシート LMK3H0102-Q1 リファレンスレス 2 差動または 5 シングルエンド出力 PCIe Gen 1～7 準拠 プログラマブル BAW クロック ジェネレータ データシート (Rev. B 翻訳版) PDF | HTML 英語版 (Rev.B) PDF | HTML 2025年 11月 12日
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設計と開発

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評価ボード

LMK3H0102EVM — LMK3H0102 評価基板

LMK3H0102 評価基板は、BAW (バルク弾性波) ベースの発振器を内蔵したクロック ジェネレータである LMK3H0102 のクロック性能、ピン構成、ソフトウェア構成、機能を評価するための包括的なクロック処理プラットフォームを実現します。
ユーザー ガイド: PDF | HTML
TI.com で取り扱いなし
設計ツール

PLLATINUMSIM-SW — PLL loop filter, phase noise, lock time, and spur simulation tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

サポート対象の製品とハードウェア

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ダウンロードオプション
シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを使用して、複雑なミックスド (...)
リクエスト
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
VQFN (RGT) 16 Ultra Librarian
TI の評価基板に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブ拠点
  • アセンブリ拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

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