SM320C6457-HIREL

TMS320C64x+™ DSP (SM320C6457-HIREL デバイスを含む)は、 TMS320C6000DSPプラットフォームの固定小数点DSPとして最高の性能を備えています。SM320C6457-HIRELデバイスは、テキサス・インスツルメンツ(TI)によって開発された第3世代の高性能な先進の VelociTIVLIW (very-long-instruction-word: 超長命令語)アーキテクチャがベースになっているため、これらのDSPはビデオおよび遠隔通信のインフラストラクチャ、画像処理/医療、ワイヤレスのインフラストラクチャ(WI)などのアプリケーションに最適な選択肢になっています。C64x+デバイスは、C6000™ DSPプラットフォームに含まれるこれまでのデバイスとの間でコードの上位互換性があります。

65nmプロセス・テクノロジをベースとし、1.2GHzのクロック・レートで最大9600MIPS(100万命令/秒) [または1サイクルあたり9600個の16ビットMMAC]の性能を発揮するSM320C6457-HIRELデバイスは、高性能DSPプログラミングのさまざまな要件に対してコスト効率のよいソリューションを提供します。SM320C6457-HIREL DSPは、高速コントローラの動作柔軟性とアレイ・プロセッサの数値計算機能を兼ね備えています。

C64x+ DSPコアでは、8個の機能ユニット、2つのレジスタ・ファイル、および2つのデータ・パスを採用しています。以前のC6000デバイスと同様に、これら8個の機能ユニットのうち2つは、乗算器つまり.Mユニットです。C64x+ の各.Mユニットでは、16ビット×16ビットのMAC (multiply-accumulate: 乗累算)を1クロック・サイクルに4回実行することにより、乗算のスループットがC64xコアの倍になっています。そのため、C64x+コアでは、16ビット×16ビットのMACを、1サイクルに8回実行できます。つまり、1.2GHzのクロック・レートでは、16ビットのMMACが1秒当たり9600回実行されます。さらに、C64x+コアの各乗算器では、1クロック・サイクルに32ビット×32ビットのMACを1回、または8ビット×8ビットのMACを4回実行できます。

SM320C6457-HIRELデバイスには、Serial RapidIO®が含まれています。この高帯域の周辺機器は、ビデオおよび遠隔通信のインフラストラクチャや医療/画像処理など、1枚のボードにDSPを複数個搭載したアプリケーションのシステム性能を劇的に改善し、システム・コストを低減します。

SM320C6457-HIREL DSPには、2レベルのメモリ・システムとして構成されている大容量のオンチップ・メモリが1つ搭載されています。SM320C6457-HIREL デバイス上のレベル1(L1)のプログラム・メモリおよびデータ・メモリは、それぞれ32KBです。このメモリは、マップされたRAM、キャッシュ、またはそれら2つを組み合わせたものとして構成することができます。キャッシュとして構成すると、L1プログラム(L1P)はダイレクト・マップ・キャッシュ、L1データ(L1D)は2ウェイ・セット・アソシエイティブ・キャッシュになります。レベル2 (L2)のメモリは、プログラム空間～データ空間の間で共有され、サイズは2048KBです。L2メモリは、マップされたRAM、キャッシュ、またはそれら2つを組み合わせたものとして構成することもできます。L2は、最大1MBのキャッシュとして構成することができます。C64x+メガモジュールには、32ビット周辺機器構成(CFG)ポート1個、内部DMA (IDMA)コントローラ1個、システム・コンポーネント(リセット/ブート制御、割り込み/例外制御、電源切断制御付き)1個、およびタイムスタンプ用フリーランニング32ビット・タイマ1個も装備されています。

周辺機器セットには、IC間バス・モジュール(I²C)が1つ、McBSP (Multichannel Buffered Serial Port)が2つ、8ビットUTOPIA Slave (Universal Test and Operations PHY Interface for Asynchronous Transfer Mode (ATM) Slave)ポートが1つ、64ビット汎用タイマが2つ(32ビット・タイマ4個としても構成可能)、ユーザ構成可能な16ビットまたは32ビット・ホストポート・インターフェイス(HPI16/HPI32)が1つ、16ピンの汎用入出力ポート(GPIO)(プログラム可能な割り込み/イベント生成モード付き)が1つ、10/100/1000イーサネット・メディア・アクセス・コントローラ(EMAC)(SM320C6457-HIREL DSPコア・プロセッサ～ネットワーク間の効率的なインターフェイスを提供)が1つ、管理データ入出力(MDIO)(EMACの一部でもある)モジュール(32個のMDIOアドレスをすべて連続的にポーリングしてシステム内の全PHYデバイスを列挙する)が1つ、64ビットのグルーレスEMIFA(外部メモリ・インターフェイス)(同期型および非同期型周辺機器とインターフェイスをとることができる)が1つ、および32ビットDDR2SDRAMインターフェイスが1つ含まれています。

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SM320C6457-HIREL デバイスに搭載されている3つの高性能埋め込み型コプロセッサ[エンハンストViterbiデコーダ・コプロセッサ(VCP2)が1つと、エンハンスト・ターボ・デコーダ・コプロセッサ(TCP2_AおよびTCP2_B)が2つ]により、オンチップのチャネル・デコーディング処理が大幅に高速化されます。CPUクロック÷3で動作するVCP2は、694個を超える7.95Kbpsの適応マルチレート(AMR) [K = 9、R = 1/3]音声チャネルでデコードを実行できます。VCP2では、ハードの判断処理またはソフトの判断処理の生成時、制約長K = 5、6、7、8、9、レートR = 3/4、1/2、1/3、1/4、1/5、および柔軟な多項式をサポートしています。CPUクロック÷3で動作する各TCP2は、384Kbpsのターボ・エンコード・チャネルを最大50個、2Mbpsのターボ・エンコード・チャネルを最大8個デコードすることができます(反復は6回と仮定)。TCP2にはmax*log-mapアルゴリズムが実装され、Third-Generation Partnership Projects (3GPPおよび3GPP2)に必要な多項式およびレートがすべて、完全にプログラム可能なフレーム長およびターボ・インタリーバによってサポートされるように設計されています。反復回数や停止条件などのデコーディング・パラメータも、プログラム可能です。VCP2/TCP2～CPU間の通信は、EDMA3コントローラを介して実行されます。

SM320C6457-HIRELデバイスには開発ツールが一式揃っており、それには新しいCコンパイラ、プログラミングとスケジューリングを簡略化するアセンブリ・オプティマイザ、およびソース・コードの実行を見やすくする Windowsデバッガ・インターフェイスが含まれています。