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SN74HC112

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クリアとプリセット搭載、デュアル、J-K、ネガティブ・エッジ・トリガ・フリップ・フロップ

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製品詳細

Number of channels 2 Technology family HC Supply voltage (min) (V) 2 Supply voltage (max) (V) 6 Input type LVTTL/CMOS Output type Push-Pull Clock frequency (MHz) 24 Supply current (max) (µA) 40 IOL (max) (mA) 4 IOH (max) (mA) -4 Features Balanced outputs, Clear, High speed (tpd 10-50ns), Negative edge triggered, Positive input clamp diode, Preset Operating temperature range (°C) -40 to 85 Rating Catalog
Number of channels 2 Technology family HC Supply voltage (min) (V) 2 Supply voltage (max) (V) 6 Input type LVTTL/CMOS Output type Push-Pull Clock frequency (MHz) 24 Supply current (max) (µA) 40 IOL (max) (mA) 4 IOH (max) (mA) -4 Features Balanced outputs, Clear, High speed (tpd 10-50ns), Negative edge triggered, Positive input clamp diode, Preset Operating temperature range (°C) -40 to 85 Rating Catalog
PDIP (N) 16 181.42 mm² 19.3 x 9.4 SOIC (D) 16 59.4 mm² 9.9 x 6
  • 広い動作電圧範囲：2V～6V
  • 出力は最大 10 個の LSTTL 負荷を駆動可能
  • 低消費電力、最大 ICC：40µA
  • tpd = 13ns (標準値)
  • 5V で ±4mA の出力駆動能力
  • 低い入力電流：1µA 以下
  • 広い動作電圧範囲：2V～6V
  • 出力は最大 10 個の LSTTL 負荷を駆動可能
  • 低消費電力、最大 ICC：40µA
  • tpd = 13ns (標準値)
  • 5V で ±4mA の出力駆動能力
  • 低い入力電流：1µA 以下

SNx4HC112 デバイスには、2 つの独立した J-K ネガティブ エッジ トリガ フリップ フロップが含まれています。その他の入力のレベルに関係なく、プリセット (PRE) 入力を Low レベルにすると出力は High になり、クリア (CLR) 入力を Low レベルにすると出力は Low になります。PRE と CLR が非アクティブ (HIGH) の場合、セットアップ時間の要件を満たす J 入力と K 入力のデータは、クロック (CLK) パルスの負方向エッジで出力に転送されます。クロックのトリガは電圧レベルで発生し、CLK パルスの立ち下がり時間とは直接関係しません。ホールド時間が経過した後、J 入力と K 入力のデータは、出力のレベルに影響を及ぼさずに変化させることができます。これらの汎用フリップ フロップは、J と K を HIGH に接続することで、トグル フリップ フロップとしての動作を実行します。

SNx4HC112 デバイスには、2 つの独立した J-K ネガティブ エッジ トリガ フリップ フロップが含まれています。その他の入力のレベルに関係なく、プリセット (PRE) 入力を Low レベルにすると出力は High になり、クリア (CLR) 入力を Low レベルにすると出力は Low になります。PRE と CLR が非アクティブ (HIGH) の場合、セットアップ時間の要件を満たす J 入力と K 入力のデータは、クロック (CLK) パルスの負方向エッジで出力に転送されます。クロックのトリガは電圧レベルで発生し、CLK パルスの立ち下がり時間とは直接関係しません。ホールド時間が経過した後、J 入力と K 入力のデータは、出力のレベルに影響を及ぼさずに変化させることができます。これらの汎用フリップ フロップは、J と K を HIGH に接続することで、トグル フリップ フロップとしての動作を実行します。
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CD74HC73 アクティブ ハイスピード CMOS ロジック、リセット搭載、デュアル、ネガティブ・エッジ・トリガ J-K フリップ・フロップ Voltage range (2V to 6V), average drive strength (8mA), average propagation delay (20ns)

技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート SNx4HC112 クリアとプリセット搭載、デュアル、J-K、ネガティブ エッジ トリガ フリップ フロップ データシート (Rev. I 翻訳版) PDF | HTML 英語版 (Rev.I) PDF | HTML 2024年 10月 2日
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アプリケーション・ノート Designing With Logic (Rev. C) 1997年 6月 1日
アプリケーション・ノート Input and Output Characteristics of Digital Integrated Circuits 1996年 10月 1日
アプリケーション・ノート Live Insertion 1996年 10月 1日
アプリケーション・ノート SN54/74HCT CMOS Logic Family Applications and Restrictions 1996年 5月 1日
アプリケーション・ノート Using High Speed CMOS and Advanced CMOS in Systems With Multiple Vcc 1996年 4月 1日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

14-24-LOGIC-EVM — 14 ピンから 24 ピンの D、DB、DGV、DW、DYY、NS、PW の各パッケージに封止した各種ロジック製品向けの汎用評価基板

14-24-LOGIC-EVM 評価基板 (EVM) は、14 ピンから 24 ピンの D、DW、DB、NS、PW、DYY、DGV の各パッケージに封止した各種ロジック デバイスをサポートする設計を採用しています。

ユーザー ガイド: PDF | HTML
TI.com で取り扱いなし
リファレンス・デザイン

TIDA-01171 — AC 結合 RS-485 リファレンス デザイン

TIDA-01171 リファレンス デザインを採用すると、非常に低いデータ レートでも、AC 結合リンク経由で RS-485 通信を実現できます。  これにより、ノード間で大きなグランド電位差が存在する場合でも、ノードは通信できます。  また、AC 結合を使用すると、高電圧電源への直接短絡が発生する可能性のあるバス障害からトランシーバを保護するのにも役立ちます。
設計ガイド: PDF
回路図: PDF
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
PDIP (N) 16 Ultra Librarian
SOIC (D) 16 Ultra Librarian
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

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