SM320C6748-HIREL
- 375MHz C674x固定/浮動小数点VLIW DSP
- C674x 命令セット機能
- C67x+およびC64x+ ISAのスーパーセット
- 上限値: 3648MIPS、2746 MFLOPS
- アドレス可能バイト(8/16/32/64ビット・データ)
- 8ビット オーバーフロー保護
- ビット・フィールドの抽出、セット、クリア
- 正規化、飽和、ビット・カウント
- 16ビットのコンパクトな命令群
- C674x レベル2 キャッシュ・メモリ・アーキテクチャ
- 32KB L1PプログラムRAM/キャッシュ
- 32KB L1DデータRAM/キャッシュ
- 256KB マッピングされたユニファイド L2 RAM/キャッシュ
- フレキシブルなRAM/キャッシュ・パーティション(L1およびL2)
- 拡張ダイレクト・メモリ・アクセス・コントローラ3 （EDMA 3）:
- チャネル・コントローラ×2
- 転送コントローラ×3
- 独立したDMAチャネル×64
- クイックDMAチャネル×16
- プログラマブルなバースト転送サイズ
- TMS320C674x 浮動小数点 VLIW DSPコア
- 非提携サポート付きのロード/ストア・アーキテクチャ
- 汎用32ビット・レジスタ×64
- 32/40ビットALU機能ユニット×6
- 32ビット整数、SP (IEEE単精度/32ビット)およびDP (IEEE倍精度/64ビット)浮動小数点をサポート
- 1クロックにSPを4つまで追加すること、2クロック毎にDPを4つまで追加することをサポート
- サイクル毎の平方根逆数近似(RSQRxP)操作、浮動小数点(SPまたはDP)逆数近似(RCPxP) 2回までをサポート
- 2つの乗算機能ユニット:
- 混合精度IEEE浮動小数点乗算のサポート範囲:
- 2 SPxSP → 1クロック毎のSP
- 2 SPxSP → 2クロック毎のDP
- 2 SPxDP → 3クロック毎のDP
- 2 DPxDP → 4クロック毎のDP
- 固定小数点乗算では、クロック・サイクル毎の32×32ビット乗算2回、16×16ビット乗算4回、8×8ビット乗算8回のいずれかと、複素乗算をサポート
- 混合精度IEEE浮動小数点乗算のサポート範囲:
- 命令パッキングによるコード・サイズの削減
- 全命令の条件
- モジュロ・ループ操作へのハードウェアによるサポート
- 保護されたモード操作
- エラー検出とプログラム・リダイレクト用の例外サポート
- ソフトウェア・サポート：
- TI DSPBIOS
- チップ・サポートおよびDSPライブラリ
- 128KB RAM共有メモリ
- 1.8Vまたは3.3V LVCMOS I/O (USBおよびDDR2インターフェイスを除く)
- 2種の外部メモリ・インターフェイス:
- EMIFA
- NOR (8または16ビット幅データ)
- NAND (8または16ビット幅データ)
- 16ビット128MB アドレス空間を持つSDRAM
- DDR2/Mobile DDR メモリ・コントローラには、以下のいずれかが付く:
- 16ビット256MB アドレス空間を持つDDR2 SDRAM
- 16ビット256MBアドレス空間を持つmDDR SDRAM
- EMIFA
- 構成可能な16550 UARTモジュール×3:
- モデム制御信号機能
- 16バイトFIFO
- 16xまたは13x のオーバー・サンプリング・オプション
- LCDコントローラ
- 複数チップ選択付きのシリアル・ペリフェラル・インターフェイス(SPI)×2
- セキュア・データ I/O (SDIO)インターフェイス付き、マルチメディア・カード(MMC)/セキュア・デジタル(SD)カード・インターフェイス×2
- マスタ/スレーブ内部集積回路×2
(I2Cバス) - 高帯域幅向けデータ・バスと16ビット幅多重化アドレス付き、ホスト・ポート・インターフェイス(HPI)×1
- プログラマブル・リアルタイム・ユニット・サブシステム (PRUSS)
- 独立したプログラマブル・リアルタイム・ユニット(PRU)コア×2
- 32ビット ロード/ストア RISC アーキテクチャ
- コアあたり4KBの命令RAM
- コアあたり512バイトのデータRAM
- 電力セーブ・ソフトウェアを用いてPRUSSを無効にできる
- PRUコアの通常のR31出力に加えて、各PRUのレジスタ30をサブシステムからエクスポート
- 標準電力管理機能
- クロック・ゲーティング
- シングルPSCクロック・ゲーティング・ドメイン内の全サブシステム
- 専用割り込みコントローラ
- 専用スイッチ・セントラル・リソース
- 独立したプログラマブル・リアルタイム・ユニット(PRU)コア×2
- PHY (USB1)内蔵 USB 1.1 OHCI（ホスト）
- PHY (USB0)内蔵 USB 2.0 OTGポート
- USB 2.0 高速/フルスピード・クライアント
- USB 2.0 高速/フルスピード/低速ホスト
- エンドポイント 0 (制御)
- エンドポイント1、2、3、4 (制御、バルク、割り込み、またはISOC) RX/TX
- マルチチャネル・オーディオ・シリアル・ポート (McASP)×1:
- 2つのクロック・ゾーンと16個のシリアル・データ・ピン
- TDM、I2S、類似フォーマットをサポート
- DIT可能
- 送受信用FIFOバッファ
- 2 マルチチャネル・バッファ・シリアル・ポート (McBSP):
- TDM、I2S、類似フォーマットをサポート
- AC97 オーディオ・コーデック・インターフェイス
- 通信インターフェイス (ST-Bus、H100)
- 128チャネルTDM
- 送受信用FIFOバッファ
- 10/100MbpsイーサネットMAC（EMAC）:
- IEEE 802.3 準拠
- MIIメディア非依存インターフェイス
- RMII縮小メディア非依存インターフェイス
- データ管理I/O (MDIO)モジュール
- ビデオ・ポート・インターフェイス（VPIF）:
- 8ビットSD (BT.656)×2、16ビット×1またはRAW(8/10/12ビット)×1のビデオ・キャプチャ・チャネル
- 8ビットSD (BT.656)×2、16ビット×1のビデオ・キャプチャ・チャネル
- ユニバーサル・パラレル・ポート（uPP）
- FGPAおよびデータ・コンバータ用高速パラレル・インターフェイス
- 2つのチャネル上のデータ幅は8～16ビット
- シングル・データ・レートまたはデュアル・データ・レート転送
- START、ENABLE、WAIT制御により複数インターフェイスをサポート
- シリアル ATA（SATA）コントローラ:
- SATA I (1.5 Gbps)とSATA II
(3 Gbps)をサポート - SATAのすべての電力管理機能をサポート
- ハードウェアによるネイティブ・コマンド・キューイング(NCQ) (上限32エントリ)
- ポート・マルチプライヤとコマンド・ベース・スイッチングをサポート
- SATA I (1.5 Gbps)とSATA II
- 32kHzオシレータと個別のパワー・レールを持つリアルタイム・クロック(RTC)
- 64ビット汎用タイマ(各タイマは、32ビット タイマ2個として構成可能)×3
- 64ビット汎用タイマ、またはウォッチドッグ・タイマ(32ビット タイマ2個として構成可能)×1
- 高分解能拡張パルス幅変調回路(eHRPWM)×2:
- 周期および周波数制御機能付き専用16ビット タイム・ベース・カウンタ
- シングル・エッジ出力×6、デュアル・エッジ対称出力×6、またはデュアル・エッジ非対称出力×3
- デッドバンド生成
- 高周波数キャリアによるPWMチョッピング
- トリップ・ゾーン入力
- 32ビット拡張入力キャプチャ(eCAP) モジュール:
- キャプチャ入力(×3)、または補助パルス幅変調回路(APWM)出力(×3)として構成可能
- 最大4つのイベント・タイムスタンプのシングル・ショット・キャプチャ
- パッケージ:
- 361ボール SnPb PBGA [GWTサフィックス]、
0.80mm ボール・ピッチ
- 361ボール SnPb PBGA [GWTサフィックス]、
- 商用、拡張、または工業用温度
アプリケーション
- 貨幣検査
- 生態認証による識別
- マシン・ビジョン(ローエンド)
All trademarks are the property of their respective owners.
SM320C6748-HIREL 固定/浮動小数点 DSPは低電力アプリケーション・プロセッサで、C674x DSPコアをベースにしています。このDSPは、TMS320C6000™ DSPプラットフォームの他のプロセッサよりもはるかに少ない電力を実現します。
このデバイスにより、相手先ブランドの製造業者(OEM)と相手先ブランドの設計製造業者(ODM)が、完全に統合されたミックスド・プロセッサ・ソリューションの柔軟性を最大限に生かしたプロセッサ性能、堅牢なオペレーティング・システム、豊富なユーザー・インターフェイスを持つデバイスを、迅速に売り出すことが可能になります。
デバイスのDSPコアでは、2レベルのキャッシュ・ベース・アーキテクチャが使用されています。
レベル1のプログラム・キャッシュ(L1P)は32KB ダイレクト・マップ・キャッシュで、レベル1のデータ・キャッシュ(L1D)は32KB 2ウェイ、セット・アソシエイティブ・キャッシュです。レベル2・プログラム・キャッシュ(L2P)は、プログラムおよびデータ空間で共有される256KBのメモリ空間で構成されています。L2メモリは、マップされたメモリ、キャッシュ、またはこれらの組み合わせとして構成可能です。システムの他のホストからDSP L2にアクセスできますが、他のホストは追加の128KB RAM 共有メモリを、DSP性能に影響することなく使用できます。
セキュリティが有効なデバイスでは、TIのベーシック・セキュア・ブートによって、専有知的財産をユーザーが保護することができ、ユーザーの開発したアルゴリズムを外部組織が変更することを防止します。ハードウェア・ベースの｢信頼の根源」から始めることで、セキュア・ブートのフローによって、コード実行を開始する既知の正しいポイントを確定できます。デフォルトではJTAGポートがロックされ、エミュレーションおよびデバッグ攻撃を防ぎます。ただし、アプリケーションの開発期間内ではセキュア・ブート・プロセス中にJTAGポートを有効にできます。ブート・モジュールはフラッシュやEEPROMなどの外部不揮発性メモリ内では暗号化され、セキュア・ブート中にロードされると復号化および認証されます。暗号化と復号化によって顧客の知的財産を保護し、システムを安全にセットアップして既知の信頼できるコードでデバイス操作を開始できるようにします。
ベーシック・セキュア・ブートはブート・イメージの検証に、SHA-1またはSHA-256のどちらかとAES-128を使用します。ベーシック・セキュア・ブートはブート・イメージの暗号化にも、AES-128を使用します。セキュア・ブートのフローには、マルチレイヤの暗号化スキームが採用されています。このスキームはブート・プロセスを保護するだけでなく、ブートとアプリケーション・ソフトウェア・コードを安全にアップグレードする機能も提供します。128ビット デバイス固有の暗号キーは、そのデバイスにしかわからず、NIST-800-22で認定された乱数発生器を用いて生成されたもので、顧客の暗号化キーを保護するのに使用されます。更新が必要なときは、顧客は暗号化キーを用いて新しい暗号化されたイメージを作成します。デバイスは、イーサネットなどの外部インターフェイスを通じて暗号化されたイメージを取得し、既存のコードを上書きできます。サポートされているセキュリティ機能やTIのベーシック・セキュア・ブートの詳細については、 (資料番号SPRUGQ9)を参照してください。
ペリフェラル・セットは、以下を含みます: 管理データ入出力(MDIO)モジュール付き10/100Mbpsイーサネット・メディア・アクセス・コントローラ(EMAC); USB2.0 OTGインターフェイス×1; USB1.1 OHCIインターフェイス×1; I2C Busインターフェイス×2; 16個のシリアライザとFIFOバッファ付きマルチチャネル・オーディオ・シリアル・ポート(McASP)×1; FIFOバッファ付きマルチチャネル・バッファード・シリアル・ポート(McBSP)×2; 複数チップ選択付きのシリアル・ペリフェラル・インターフェイス (SPI)×2; それぞれ構成可能(1つはウォッチドッグとして構成可能)な64ビット汎用タイマ×4; 構成可能な16ビット ホスト・ポート・インターフェイス(HPI)×1; 他のペリフェラルと多重化可能で、プログラマブルな割り込みおよびイベント生成モード付きのピンを各バンクが16ピン含む、汎用入出力(GPIO)ピンのバンク×9(最大); UARTインターフェイス(それぞれがRTSとCTSを持つ)×3; 高分解能拡張パルス幅変調回路(eHRPWM)ペリフェラル×2; 3つのキャプチャ入力または3つのAPWM出力として構成可能な32ビット拡張入力キャプチャ(eCAP) モジュール・ペリフェラル×3; 外部メモリ・インターフェイス×2: より低速なメモリまたはペリフェラル向けの非同期およびSDRAM外部メモリ・インターフェイス(EMIFA)×1; より高速なDDR2/Mobile DDR コントローラ×1。
EMACは、デバイスとネットワーク間の効率的なインターフェイスを提供します。EMACは、10Base-Tと100Base-TX、つまり10Mbpsと100Mbpsを半二重モードまたは全二重モードでサポートします。その上、MDIOインターフェイスがPHY構成で使用できます。EMACは、MIIとRMII両方のインターフェイスをサポートします。
SATAコントローラは、大量データ・ストレージ・デバイスへの高速インターフェイスを提供します。SATAコントローラは、SATA I (1.5 Gbps)とSATA II (3.0 Gbps)両方をサポートします。
uPPは、多種類のデータ・コンバータ、FPGA、その他の並列デバイスへの高速インターフェイスを提供します。uPPは、両方のチャネル上の8～16ビットのプログラマブルなデータ幅をサポートします。シングル・データ・レートおよびダブル・データ・レート転送がSTART、ENABLE、およびWAIT信号とともにサポートされており、各種データ・コンバータの制御を実現します。
ビデオ・ポート・インターフェイス(VRIF)が含まれ、柔軟なビデオ入出力ポートを提供しています。
豊富なペリフェラル・セットは、外部ペリフェラル・デバイスを制御する機能と外部プロセッサと通信する機能を提供します。各ペリフェラルの詳細については、本書の関連するセクションと関係のあるペリフェラルのリファレンス・ガイドを参照してください。
デバイスには、DSP向けの開発ツールの一式が含まれます。これらのツールには、Cコンパイラ、プログラミングとスケジューリングを簡略化するDSPアセンブリ・オプティマイザ、およびソース・コードの実行を見やすくする Windowsデバッガ・インターフェイスが含まれています。
技術資料
| 種類 | タイトル | 最新の英語版をダウンロード | 日付 | |||
|---|---|---|---|---|---|---|
| * | データシート | SM320C6748-HIREL、固定/浮動小数点デジタル信号プロセッサ（DSP） データシート | PDF | HTML | 英語版 | PDF | HTML | 2016年 8月 22日 |
| アプリケーション・ノート | Introduction to TMS320C6000 DSP Optimization | 2011年 10月 6日 |
設計および開発
その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。
LB-3P-TRACE32-DSP — デジタル信号プロセッサ（DSP）用 Lauterbach TRACE32デバッグおよびトレースシステム
Lauterbach‘s TRACE32® tools are a suite of leading-edge hardware and software components that enables developers to analyze, optimize and certify all kinds of single- or multi-core Digital Signal processors (DSPs) which are a popular choice for audio and video processing as well as radar data (...)
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| NFBGA (GWT) | 361 | Ultra Librarian |
購入と品質
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL 定格 / ピーク リフロー
- MTBF/FIT 推定値
- 使用原材料
- 認定試験結果
- 継続的な信頼性モニタ試験結果
- ファブの拠点
- 組み立てを実施した拠点