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SN74LV8T273

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レベルシフタ内蔵、オクタル、D タイプフリップフロップ

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製品詳細

Technology family LVxT Number of channels 8 IOH (max) (mA) -8 IOL (max) (mA) 8 Supply current (max) (µA) 2 Features Balanced outputs, Over-voltage tolerant inputs, Single supply, Voltage translation Input type TTL-Compatible CMOS Output type Balanced CMOS Operating temperature range (°C) to
Technology family LVxT Number of channels 8 IOH (max) (mA) -8 IOL (max) (mA) 8 Supply current (max) (µA) 2 Features Balanced outputs, Over-voltage tolerant inputs, Single supply, Voltage translation Input type TTL-Compatible CMOS Output type Balanced CMOS Operating temperature range (°C) to
TSSOP (PW) 20 41.6 mm² 6.5 x 6.4 VQFN (RKS) 20 11.25 mm² 4.5 x 2.5 VSSOP (DGS) 20 24.99 mm² 5.1 x 4.9
  • Wide operating range of 1.65V to 5.5V
  • 5.5V tolerant input pins
  • Single-supply voltage translator (refer to LVxT Enhanced Input Voltage):
    • Up translation:
      • 1.2V to 1.8V
      • 1.5V to 2.5V
      • 1.8V to 3.3V
      • 3.3V to 5.0V

    • Down translation:

      • 5.0V, 3.3V, 2.5V to 1.8V
      • 5.0V, 3.3V to 2.5V
      • 5.0V to 3.3V
  • Up to 150Mbps with 5V or 3.3V VCC
  • Supports standard function pinout
  • Latch-up performance exceeds 250mAper JESD 17
  • Wide operating range of 1.65V to 5.5V
  • 5.5V tolerant input pins
  • Single-supply voltage translator (refer to LVxT Enhanced Input Voltage):
    • Up translation:
      • 1.2V to 1.8V
      • 1.5V to 2.5V
      • 1.8V to 3.3V
      • 3.3V to 5.0V

    • Down translation:

      • 5.0V, 3.3V, 2.5V to 1.8V
      • 5.0V, 3.3V to 2.5V
      • 5.0V to 3.3V
  • Up to 150Mbps with 5V or 3.3V VCC
  • Supports standard function pinout
  • Latch-up performance exceeds 250mAper JESD 17

The SN74LV8T273 contains eight positive-edge-triggered D-type flip-flops with a direct active low clear ( CLR) input.

Information at the data (D) inputs meeting the setup time requirements is transferred to the Q outputs on the positive-going edge of the clock (CLK) pulse. Clock triggering occurs at a particular voltage level and is not related directly to the transition time of the positive-going pulse. When CLK is at either the high or low level, the D input has no effect at the output.

The input is designed with a reduced threshold circuit to support up translation when the supply voltage is larger than the input voltage. Additionally, the 5V tolerant input pins enable down translation when the input voltage is larger than the supply voltage. The output level is always referenced to the supply voltage (VCC) and supports 1.8V, 2.5V, 3.3V, and 5V CMOS levels.

The SN74LV8T273 contains eight positive-edge-triggered D-type flip-flops with a direct active low clear ( CLR) input.

Information at the data (D) inputs meeting the setup time requirements is transferred to the Q outputs on the positive-going edge of the clock (CLK) pulse. Clock triggering occurs at a particular voltage level and is not related directly to the transition time of the positive-going pulse. When CLK is at either the high or low level, the D input has no effect at the output.

The input is designed with a reduced threshold circuit to support up translation when the supply voltage is larger than the input voltage. Additionally, the 5V tolerant input pins enable down translation when the input voltage is larger than the supply voltage. The output level is always referenced to the supply voltage (VCC) and supports 1.8V, 2.5V, 3.3V, and 5V CMOS levels.
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技術資料

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* データシート SN74LV8T273 Translating Octal D-Type Flip-Flops with Clear データシート PDF | HTML 2025年 7月 1日

設計および開発

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評価ボード

14-24-LOGIC-EVM — 14 ピンから 24 ピンの D、DB、DGV、DW、DYY、NS、PW の各パッケージに封止した各種ロジック製品向けの汎用評価基板

14-24-LOGIC-EVM 評価基板 (EVM) は、14 ピンから 24 ピンの D、DW、DB、NS、PW、DYY、DGV の各パッケージに封止した各種ロジック デバイスをサポートする設計を採用しています。

ユーザー ガイド: PDF | HTML
TI.com で取り扱いなし
評価ボード

14-24-NL-LOGIC-EVM — 14 ピンから 24 ピンのリードなしパッケージ向け、ロジック製品の汎用評価基板

14-24-NL-LOGIC-EVMは、14ピンから24ピンのBQA、BQB、RGY、RSV、RJWまたはRHLパッケージを持つあらゆるロジックまたは変換デバイスをサポートするように設計された柔軟な評価基板（EVM）です。

ユーザー ガイド: PDF | HTML
TI.com で取り扱いなし
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
TSSOP (PW) 20 Ultra Librarian
VQFN (RKS) 20 Ultra Librarian
VSSOP (DGS) 20 Ultra Librarian
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

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