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SN10KHT5574

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D タイプ エッジ トリガ フリップ フロップ搭載、3 ステート出力、オクタル、ECL から TTL へのレベル シフタ

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製品詳細

Technology family TTL Bits (#) 8 Data rate (max) (bps) 2000000 High input voltage (min) (V) -0.735 High input voltage (max) (V) 0 Vout (min) (V) 2.4 IOH (max) (A) -0.015 IOL (max) (A) 0.048 Supply current (max) (A) 0.11 Input type TTL-Compatible CMOS Output type ECL Operating temperature range (°C) 0 to 70 Applications GTL Rating Catalog
Technology family TTL Bits (#) 8 Data rate (max) (bps) 2000000 High input voltage (min) (V) -0.735 High input voltage (max) (V) 0 Vout (min) (V) 2.4 IOH (max) (A) -0.015 IOL (max) (A) 0.048 Supply current (max) (A) 0.11 Input type TTL-Compatible CMOS Output type ECL Operating temperature range (°C) 0 to 70 Applications GTL Rating Catalog
SOIC (DW) 24 159.65 mm² 15.5 x 10.3
  • 10KH Compatible
  • ECL Clock and TTL Control Inputs
  • Flow-Through Architecture Optimizes PCB Layout
  • Center Pin VCC, VEE, and GND Configurations Minimize High-Speed Switching Noise
  • Package Options Include "Small Outline" Packages and Standard Plastic DIPs
  • 10KH Compatible
  • ECL Clock and TTL Control Inputs
  • Flow-Through Architecture Optimizes PCB Layout
  • Center Pin VCC, VEE, and GND Configurations Minimize High-Speed Switching Noise
  • Package Options Include "Small Outline" Packages and Standard Plastic DIPs

This octal ECL-to-TTL translator is designed to provide efficient translation between a 10KH ECL signal environment and a TTL signal environment. This device is designed specifically to improve the performance and density of ECL-to-TTL CPU/bus-oriented functions such as memory-address drivers, clock drivers, and bus-oriented receivers and transmitters.

The eight flip-flops of the SN10KHT5574 are edge-triggered D-type flip-flops. On the positive transition of the clock, the Q outputs are set to the logic levels that were set up at the D inputs.

A buffered output-enable input (OE) can be used to place the eight outputs in either a normal logic state (high or low logic levels) or a high-impedance state. In the high-impedance state, the outputs neither load nor drive the bus lines significantly. The high-impedance third state and increased drive provide the capability to drive bus lines without need for interface or pullup components.

The output-enable input OE does not affect the internal operations of the flip-flops. Old data can be retained or new data can be entered while the outputs are off.

The SN10KHT5574 is characterized for operation from 0°C to 75°C.

This octal ECL-to-TTL translator is designed to provide efficient translation between a 10KH ECL signal environment and a TTL signal environment. This device is designed specifically to improve the performance and density of ECL-to-TTL CPU/bus-oriented functions such as memory-address drivers, clock drivers, and bus-oriented receivers and transmitters.

The eight flip-flops of the SN10KHT5574 are edge-triggered D-type flip-flops. On the positive transition of the clock, the Q outputs are set to the logic levels that were set up at the D inputs.

A buffered output-enable input (OE) can be used to place the eight outputs in either a normal logic state (high or low logic levels) or a high-impedance state. In the high-impedance state, the outputs neither load nor drive the bus lines significantly. The high-impedance third state and increased drive provide the capability to drive bus lines without need for interface or pullup components.

The output-enable input OE does not affect the internal operations of the flip-flops. Old data can be retained or new data can be entered while the outputs are off.

The SN10KHT5574 is characterized for operation from 0°C to 75°C.

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SN65ELT21 アクティブ 5V PECL から TTL へのレベル・シフタ PECL to TTL translator with low propagation delay.

技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート Octal ECL-to-TTL Translator w/D-Type Edge-Triggered FF & 3-State Outputs データシート 1990年 10月 1日
アプリケーション・ノート Schematic Checklist - A Guide to Designing with Auto-Bidirectional Translators PDF | HTML 2024年 7月 12日
アプリケーション・ノート Understanding Transient Drive Strength vs. DC Drive Strength in Level-Shifters (Rev. A) PDF | HTML 2024年 7月 3日
セレクション・ガイド Voltage Translation Buying Guide (Rev. A) 2021年 4月 15日

設計および開発

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評価ボード

14-24-LOGIC-EVM — 14 ピンから 24 ピンの D、DB、DGV、DW、DYY、NS、PW の各パッケージに封止した各種ロジック製品向けの汎用評価基板

14-24-LOGIC-EVM 評価基板 (EVM) は、14 ピンから 24 ピンの D、DW、DB、NS、PW、DYY、DGV の各パッケージに封止した各種ロジック デバイスをサポートする設計を採用しています。

ユーザー ガイド: PDF | HTML
TI.com で取り扱いなし
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
SOIC (DW) 24 Ultra Librarian
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

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