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SN74AHCT123A

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双路可重触发单稳多频振荡器

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Number of channels 2 Supply voltage (min) (V) 2 Supply voltage (max) (V) 5.5 Technology family AHCT Input type TTL-Compatible CMOS Output type Push-Pull Supply current (µA) 40 IOL (max) (mA) 8 IOH (max) (mA) -8 Features Balanced outputs, High speed (tpd 10-50ns), Over-voltage tolerant inputs, Retriggerable Operating temperature range (°C) -40 to 85 Rating Catalog
Number of channels 2 Supply voltage (min) (V) 2 Supply voltage (max) (V) 5.5 Technology family AHCT Input type TTL-Compatible CMOS Output type Push-Pull Supply current (µA) 40 IOL (max) (mA) 8 IOH (max) (mA) -8 Features Balanced outputs, High speed (tpd 10-50ns), Over-voltage tolerant inputs, Retriggerable Operating temperature range (°C) -40 to 85 Rating Catalog
PDIP (N) 16 181.42 mm² 19.3 x 9.4 SOIC (D) 16 59.4 mm² 9.9 x 6 SSOP (DB) 16 48.36 mm² 6.2 x 7.8 TSSOP (PW) 16 32 mm² 5 x 6.4 TVSOP (DGV) 16 23.04 mm² 3.6 x 6.4
  • 输入兼容 TTL 电压
  • A、B 以及 CLR 输入上的施密特触发电路能够实现较低的输入转换速率
  • 通过高电平有效或低电平有效的门式逻辑输入进行边缘触发
  • 能够重触发，以便获得非常长的输出脉冲
  • 能够通过覆盖清零终止输出脉冲
  • 闩锁性能超过 100mA，符合 JESD 78 II 类规范的要求
  • 输入兼容 TTL 电压
  • A、B 以及 CLR 输入上的施密特触发电路能够实现较低的输入转换速率
  • 通过高电平有效或低电平有效的门式逻辑输入进行边缘触发
  • 能够重触发，以便获得非常长的输出脉冲
  • 能够通过覆盖清零终止输出脉冲
  • 闩锁性能超过 100mA，符合 JESD 78 II 类规范的要求

对于该等沿触发式多频振荡器，可通过三种方法控制输出脉冲持续时间。在第一种方法中，A 输入为低电平，B 输入为高电平。在第二种方法中，B 输入为高电平，A 输入为低电平。第三种方法中，A 输入为低电平，B 输入为高电平，清零 （CLR）输入为高电平。

通过选择外部电阻和电容值，可对输出脉冲持续时间进行编程。外部计时电容器必须连接在 Cext 和 Rext/Cext（正极）之间，外部电阻器则必须连接在 Rext/Cext 和 VCC 之间。要实现脉冲持续时间可变，请在 Rext/Cext 和 VCC 之间连接一个可变的外部电阻。此外，还可以通过将 CLR 设置为低电平来缩短输出脉冲的持续时间。

对于该等沿触发式多频振荡器，可通过三种方法控制输出脉冲持续时间。在第一种方法中，A 输入为低电平，B 输入为高电平。在第二种方法中，B 输入为高电平，A 输入为低电平。第三种方法中，A 输入为低电平，B 输入为高电平，清零 （CLR）输入为高电平。

通过选择外部电阻和电容值，可对输出脉冲持续时间进行编程。外部计时电容器必须连接在 Cext 和 Rext/Cext（正极）之间，外部电阻器则必须连接在 Rext/Cext 和 VCC 之间。要实现脉冲持续时间可变，请在 Rext/Cext 和 VCC 之间连接一个可变的外部电阻。此外，还可以通过将 CLR 设置为低电平来缩短输出脉冲的持续时间。
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产品概述 Military Advanced High-Speed CMOS Logic (AHC/AHCT) (Rev. C) 1998年 4月 1日
应用手册 Migration From 3.3-V To 2.5-V Power Supplies For Logic Devices 1997年 12月 1日
应用手册 Bus-Interface Devices With Output-Damping Resistors Or Reduced-Drive Outputs (Rev. A) 1997年 8月 1日
应用手册 CMOS Power Consumption and CPD Calculation (Rev. B) 1997年 6月 1日
应用手册 Live Insertion 1996年 10月 1日

设计和开发

如需其他信息或资源，请点击以下任一标题进入详情页面查看（如有）。

评估板

14-24-LOGIC-EVM — 采用 14 引脚至 24 引脚 D、DB、DGV、DW、DYY、NS 和 PW 封装的逻辑产品通用评估模块

14-24-LOGIC-EVM 评估模块 (EVM) 设计用于支持采用 14 引脚至 24 引脚 D、DW、DB、NS、PW、DYY 或 DGV 封装的任何逻辑器件。

用户指南: PDF | HTML
英语版 (Rev.B): PDF | HTML
TI.com 上无现货
封装 引脚 CAD 符号、封装和 3D 模型
PDIP (N) 16 Ultra Librarian
SOIC (D) 16 Ultra Librarian
SSOP (DB) 16 Ultra Librarian
TSSOP (PW) 16 Ultra Librarian
TVSOP (DGV) 16 Ultra Librarian
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订购和质量

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  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/时基故障估算
  • 材料成分
  • 鉴定摘要
  • 持续可靠性监测
包含信息：
  • 制造厂地点
  • 封装厂地点

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