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SN74LV273A-Q1

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Detalles del producto

Number of channels 8 Technology family LV-A Input type Standard CMOS Output type Push-Pull Clock frequency (max) (MHz) 70 IOL (max) (mA) 12 IOH (max) (mA) -12 Supply current (max) (µA) 20 Features Balanced outputs, High speed (tpd 10-50ns), Over-voltage tolerant inputs, Partial power down (Ioff) Operating temperature range (°C) -40 to 125 Rating Automotive
Number of channels 8 Technology family LV-A Input type Standard CMOS Output type Push-Pull Clock frequency (max) (MHz) 70 IOL (max) (mA) 12 IOH (max) (mA) -12 Supply current (max) (µA) 20 Features Balanced outputs, High speed (tpd 10-50ns), Over-voltage tolerant inputs, Partial power down (Ioff) Operating temperature range (°C) -40 to 125 Rating Automotive
VSSOP (DGS) 20 24.99 mm² (5.1 mm × 4.9 mm) VQFN (RKS) 20 11.25 mm² (4.5 mm × 2.5 mm)
  • AEC-Q100 qualified for automotive applications:
    • Device temperature grade 1:
      • 40°C to +125°C, TA
    • Device HBM ESD Classification Level 2
    • Device CDM ESD Classification Level C6
  • Available in wettable flank QFN (WRKS) package
  • 2V to 5.5V VCC operation
  • Maximum tpd of 10.5ns at 5V
  • Supports mixed-mode voltage operation on all ports
  • Ioff supports partial power-down mode operation
  • Latch-up performance exceeds 250mA per JESD 17
  • AEC-Q100 qualified for automotive applications:
    • Device temperature grade 1:
      • 40°C to +125°C, TA
    • Device HBM ESD Classification Level 2
    • Device CDM ESD Classification Level C6
  • Available in wettable flank QFN (WRKS) package
  • 2V to 5.5V VCC operation
  • Maximum tpd of 10.5ns at 5V
  • Supports mixed-mode voltage operation on all ports
  • Ioff supports partial power-down mode operation
  • Latch-up performance exceeds 250mA per JESD 17

The SN74LV273A-Q1 device is an octal positive-edge triggered D-type flip-flop with shared direct active low clear (CLR) input and clock (CLK).

Information at the data (D) inputs meeting the setup time requirements is transferred to the (Q) outputs on the positive-going edge of the clock (CLK) pulse. Clock triggering occurs at a particular voltage level and is not related directly to the transition time of the positive-going pulse. When CLK is at either the high or low level or transitioning from a high level to a low level, the D input has no effect at the output. Information at the data (Q) outputs can be asynchronously cleared with a low level input through the clear (CLR) pin.

The SN74LV273A-Q1 device is an octal positive-edge triggered D-type flip-flop with shared direct active low clear (CLR) input and clock (CLK).

Information at the data (D) inputs meeting the setup time requirements is transferred to the (Q) outputs on the positive-going edge of the clock (CLK) pulse. Clock triggering occurs at a particular voltage level and is not related directly to the transition time of the positive-going pulse. When CLK is at either the high or low level or transitioning from a high level to a low level, the D input has no effect at the output. Information at the data (Q) outputs can be asynchronously cleared with a low level input through the clear (CLR) pin.
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* Hoja de datos SN74LV273A-Q1 Automotive Octal D-Type Flip-Flops With Clear datasheet (Rev. C) PDF | HTML 2/06/2026

Diseño y desarrollo

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Placa de evaluación

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Guía del usuario: PDF | HTML
Productos y hardware compatibles
En inventario
Límite:
??asset.out-of-stock-ti_es_MX??
No disponible
Placa de evaluación

14-24-NL-LOGIC-EVM — Módulo de evaluación genérico de productos lógicos para encapsulados sin plomo de 14 a 24 pines

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Guía del usuario: PDF | HTML
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En inventario
Límite:
??asset.out-of-stock-ti_es_MX??
No disponible
Modelo de simulación

SN74LV273A-Q1 IBIS Model

SCLM350.ZIP (44 KB) - Modelo IBIS
Productos y hardware compatibles
Encapsulado Pines Símbolos CAD, huellas y modelos 3D
VSSOP (DGS) 20 Ultra Librarian
VQFN (RKS) 20 Ultra Librarian
Se aplican los Términos y condiciones estándar de TI para los elementos de evaluación.

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