高いチャネル密度、広い信号帯域幅、高分解能の統合型データ コンバータを採用すると、最も厳しい条件が要求されるワイヤレス、防衛、測定の各レシーバ アプリケーションで、ダイナミック レンジの拡大と部品表 (BOM) の低減を実現できます。
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設計と開発に役立つリソース
ファームウェア
高速データ コンバータへの FPGA 接続に役立つ、JESD204 Rapid Design IP (JESD204 採用の迅速設計知的財産)
JESD204 rapid design IP (迅速設計知的財産) は、良好に動作する JESD204 システムを FPGA エンジニアが開発する際に、迅速な経路をたどれる設計を採用しています。この IP は、ダウンストリーム (下流) のデジタル処理と他のアプリケーション ロジックを、性能とタイミングに関する JESD204 プロトコルの重要な制約の大半から分離できるアーキテクチャを採用しています。この IP は、ファームウェア開発に費やす期間を短縮し、FPGA の統合を平易化できるように、設計者の皆様を支援します。
JESD204 rapid design IP は、TI の高速データ (...)
評価ボード
ADC32RF55 低 NSD (ノイズ スペクトル密度)、デュアルチャネル、14 ビット、3GSPS、RF サンプリング ADC の評価基板
ADC32RF55 評価モジュール (EVM) は、ADC32RF55 ファミリの高速アナログ/デジタル コンバータ (ADC) を評価するために設計されています。この評価基板は、JESD204B インターフェイス付きの 14 ビット、デュアル チャネル 3GSPS ADC の ADC32RF55 を実装しており、ファミリのすべてのサンプル レート デバイスを評価できます。
評価ボード
ADC12DJ5200RF RF サンプリング、12 ビット、デュアル 5.2GSPS またはシングル 10.4GSPS ADC の評価基板
ADC12DJ5200RF 評価モジュール (EVM) は、ADC12DJ5200RF ファミリの高速アナログ/デジタル コンバータ (ADC) を評価するために設計されています。この評価基板は、JESD204B インターフェイス付きの 12 ビット、デュアル チャネル 5.2GSPS またはシングル チャネル 10.4GSPS ADC、ADC12DJ5200RF を実装しており、ファミリのすべての分解能およびサンプルレートのデバイスを評価できます。
技術リソース
技術記事
Keys to quick success using high-speed data converters
TI の対策を活用すると、高速データ コンバータと AFE の評価がどれほど容易になるかをご覧ください。
ビデオ・シリーズ
高速シグナル チェーンのトレーニング シリーズ
RF サンプリングや JESD204B などのトピックについて解説したオンライン トレーニング シリーズです。
ビデオ・シリーズ
高速データ コンバータの基礎
これらのビデオでは、ADC と DAC 両方のアーキテクチャの概要を含め、高速データ コンバータの基礎を取り扱っています。