以低雜訊電源裝置簡化電源架構

減少固有雜訊與系統雜訊，是在要求嚴格的電子系統中實現高密度訊號鏈的關鍵。低雜訊電源裝置的創新有助於減少系統雜訊，提升準確度與精密度。

摘要

1 定義電源架構中的雜訊和精密度	雜訊通常是特定於應用的，但在本文中，雜訊是指源自熱雜訊、1/f 雜訊和低頻振蕩 (最高約100kHz) 的任何不必要的訊號。
2 低雜訊和低功耗電壓參考的創新	減少電源架構中的雜訊有助於提高類比數位轉換器的解析度和精密度，但會帶來功耗、印刷電路板 (PCB) 尺寸、製造流程和成本方面的設計挑戰。
3 精密電池監控的創新	擁有矽晶片技術的創造性解決方案，讓設計人員得以將電源架構和電池系統最佳化。

雜訊與 ADC

ADC 中的雜訊可能會在精確的電壓量測中造成誤差。您必須考量訊號鏈中來自內部及外部來源雜訊的整體影響。總雜訊通常結合了 ADC 熱雜訊、ADC 量化雜訊、放大器雜訊、電壓參考雜訊及電源雜訊。

方程式 1 描述了 ADC 輸入端 (全刻度電壓下) 量測感測器時的總參考雜訊，如圖 1 所示。主要的設計挑戰是將所有雜訊來源最佳化，以實現應用所需的雜訊目標。在方程式 1 中，ADC 的電源抑制比 (PSRR) 降低了電源雜訊，繪製為 1MHz：

方程式 1.

$ADC 總計雜訊 = \sqrt{{ADC 散熱雜訊}^{2} + {ADC 量化雜訊}^{2} + {(電源供應雜訊 \times 10^{\frac{PSRR}{20}})}^{2} + {電壓參考雜訊}^{2}}$

由於存在不相關的雜訊來源，因此總雜訊為所有雜訊來源的平方根，這非常有利於最大的雜訊來源。其中一個有雜訊的元件會嚴重扭曲量測結果。例如，如果電壓參考比 ADC 和電源產生更大的雜訊，則降低電壓參考上的雜訊將是降低系統雜訊的最佳方法，如圖 2 和圖 3 所示。此外，ADC 雜訊類型會因解析度而異：量化雜訊對 16 位元 ADC 而言相當重要，但對 24 位元 ADC 而言則可忽略。

圖 2 電壓參考主要雜訊。

圖 3 ADC 主要熱雜訊。