頻率規劃是任何頻率架構應用中最重要的部分。確保一般頻率或感興趣的頻率在帶內有效，且不會降低到失去雜散動態範圍的程度，應成為任何頻率開發策略的一部分。本文將探討高速類比轉數位轉換器 (ADC) 奈奎斯特(Nyquist) 規則，因為它們適用於超級奈奎斯特(Nyquist) 取樣。我們也將說明如何使用降取協助您規劃頻率，以及如何在設計與開發階段防止頻帶落入頻率「洞」。

超奈奎斯特取樣，中頻 (IF) 取樣與次取樣在許多採用軟體定義無線電 (SDR) 或類似雷達的接收器架構的頻率架構應用中都很受歡迎 (請參閱圖 1)。

規劃基頻外頻率 (第一個奈奎斯特(Nyquist)) 的主要原因有兩個。第一個原因是獲得抗混疊濾波器設計 (AAF) 上的鬆弛限制 (請參閱圖 2)。一開始，在設計基頻濾波器時，一般濾波器滾降必須要更高，而非較高 奈奎斯特(Nyquist)區域的濾波器設計。更陡峭的濾清器滾降會導致濾清器更複雜，被動元件會變得更麻煩。這是簡單的物理學原理；您無法購買 0201 尺寸的 100µH 電感器。因此，若採用較高的奈奎斯特(Nyquist)區域且可能採用較高的取樣率，帶阻區內滾降的取捨和要求就會較為放鬆，進而產生較少元件與較小元件尺寸。

使用高頻次取樣技術的第二個原因，是放鬆 ADC 前的射頻 (RF) 接收器訊號鏈。假設 ADC 可支援超越第一個奈奎斯特(Nyquist)的頻寬需求 (這種情況幾乎總是如此) ，放鬆接收器訊號鏈即可免除射頻(RF)訊號鏈中的一個或甚至兩個混頻階段，進而產生更少的元件，更少的雜訊及更低的複雜性。

例如，圖 3顯示了德州儀器 (TI) ADC3669 相對於 500 MSPS 取樣頻率 (fs) 以 800MHz 的中頻進行取樣。基本上，訊號位於第四奈奎斯特(Nyquist)區域。感興趣頻率的影像或混疊會反射回以 200MHz 訊號出現的第一個奈奎斯特(Nyquist)區域。最快速的傅立葉轉換 (FFT) 分析器，如高速資料轉換器 Pro，只會繪製第一個奈奎斯特(Nyquist)區域的 FFT ，或 0F 至 0.5F。因此，如果感興趣的頻率高於 0.5Fs ，影像就會向下反射至第一個奈奎斯特(Nyquist)區域或基頻。如果雜散色調也在感興趣的頻段中，這會使問題變得混亂。

那麼 ADC 取樣高於 0.5Fs 仍要如何符合奈奎斯特(Nyquist)區域標準？奈奎斯特(Nyquist)區域規則規定訊號必須以等於或大於頻寬兩倍的速率進行取樣，以保留訊號的所有資訊 (請參閱方程式 1) ：

其中 fs 是取樣頻率， FBW 是感興趣的最大頻率。

要讓奈奎斯特(Nyquist)規則為真，關鍵在於感興趣頻率的位置。只要訊號不重疊並保持在單一奈奎斯特(Nyquist)內， 奈奎斯特(Nyquist)準則仍維持不變。唯一變更的是第一個奈奎斯特(Nyquist)的位置變成更高的區域。因為這些取捨而使取樣變得非常普及。

早期的高速訊號鏈排列形式包含用於每單一通道消耗功率瓦特的 ADC ，以及用於擷取、過濾和處理所有轉換器資料為實用格式的 FPGA (現場可編程邏輯閘陣列)。大多數設計人員會使用一種稱為流程增益的方法。此方法不僅可藉由消除不必要的雜散與雜訊來幫助頻率規劃，更可限制奈奎斯特(Nyquist)區域內處理的頻寬，以提升訊號雜訊比 (SNR) 方面的動態範圍。將流程增益校正系數添加到標準 SNR 方程式中會得到方程式 2：

其中 N 是 ADC 位元數， Fs 是 ADC 取樣頻率， BW 是奈奎斯特(Nyquist)區域內的相關頻寬。

由於 ADC 和數位轉類比轉換器技術中部署了更小的流程節點，因此現在大多數標準 FPGA 數位功能都駐留在 ADC 內。部分範例包括數位降頻轉換器 (DDC)、數控振盪器 (NCO) 和跳頻。這些功能可大幅協助分擔 FPGA 處理負荷，讓內部資源可在其他地方使用。