高速 A/D コンバータ (ADC) フロントエンドの設計に関係するメカニズムを理解することは、それ自体が手法であるように感じられることがあります。単にバランを配置して、バランの 2 次出力から ADC の入力に 2 本のトレース ラインを描くことは、高速アナログ レシーバのフロントエンド設計では推奨されません。バランは、帯域幅の寄生成分の影響を受けやすいだけでなく、他にも厄介な問題があります。この記事では、バランを使用したパッシブ アナログ入力設計を最大限に活用する方法を紹介します。この方法には、必要な帯域幅を達成するために、高コストのバランや高コストの減衰パッドを使用する必要がないという利点もあります。

まず、DC カップリングが不要だと仮定します。つまり、DC 周波数ビンをサンプリングします。バランは追加の電源を必要としないので、全体的な消費電力を低減し、基板面積を縮小できるという利点があります。また、追加の電源を考慮する必要がないため、ADC 自体に到達する RF (無線周波数) シグナル チェーン全体のノイズがバランによって増加することはなく、信号対雑音比 (SNR) やノイズ スペクトル密度は低下しません。

図 1 に、テキサス・インスツルメンツの 16 ビット、デュアル チャネル ADC3669 ADC を採用した同じアプリケーションで、2 つの異なるバランを使用した場合を示します。どちらのバランも帯域幅定格は同じですが、ADC の内部サンプル ネットワークからの異なる入力インピーダンスと、プリント基板 (PCB) トレースの寄生成分の組み合わせによって、応答は異なるものになります。どちらのバランでも「マッチング」を適用しないと、帯域幅が急速に減少します [1]。

データシートに記載されているバランの PCB フットプリントとレイアウトに関する推奨事項を確認してください。これらの推奨事項に厳密に従うことをお勧めします。そうしないと、バランの応答が異なるものになります。バランのデータシート特性値の収集と S パラメータの測定はこのフットプリントを使用して行っており、これらの状況下で仕様値まででのみ動作します。

特定の帯域幅におけるバランの位相不平衡特性を理解する際、バラン固有の位相不平衡特性が悪いほど、ADC に現れる偶数次歪み (2 次高調波歪み [HD2]) も悪化するということに注意する必要があります。周波数プランニング アプリケーションで HD2 が重要である場合は、位相不平衡特性が良好なバランを選択することをお勧めします。使用可能な周波数範囲全体で位相差の影響をどの程度受けるかは ADC によって異なるため、これに関して適切なガイダンスはありません。通常、アプリケーションの動作帯域幅に対する位相不平衡が 5 度以下のバランを選択するのが良い開始点となります。この程度の位相不平衡であれば、RF シグナル チェーンのラインナップにすでに存在する総偶数次歪みにはほとんど寄与しません [2]。

図 2 では、ADC3669 を使用した場合に、先ほどと同じ 2 つのバラン (マッチングを適用) の偶数次歪みへの影響を比較しています。3 次高調波歪み (HD3) は周波数全体にわたって比較的同じで、大きな差はありません。

長年にわたり、バラン マッチングをシミュレーションして完璧なものにする試みが多数行われてきました。何週間も何か月もかけてシミュレーションを実行し、PCB の寄生成分を理解しようとしても、PCB 設計の製造段階でマッチングがうまくいかないこともあります。その代わり、図 3 に示すトポロジを使用した異なる設計プロセスで開始することをお勧めします。

この労力とトレードオフが実際に価値があるかどうかを疑問に思われる場合は、図 1 を参照することをお勧めします。