适用于 Microsemi® RTG4™ FPGA 的TI 航天级电源解决方案
1 摘要
随着航空航天技术的不断发展，卫星的寿命显著延长。在这种情况下，许多卫星的运行寿命现在已超过了相关电信标准的规定寿命。因此，空间应用对重编程性的需求也在增加 [1]。Microsemi® 公司利用其基于 SRAM 的 FPGA，即 RTG4™ 满足了这一需求。与前代产品相比，现代 FPGA 可在更低的电压和更高的电流下运行，RTG4 也不例外。FPGA 电源要求变得越来越苛刻，需要软启动和时序控制等功能来避免大浪涌电流，这种电流会使上游稳压器发生故障。本应用手册演示了如何使用 TI 符合航天标准的电源产品系列为基于 RTG4 的设计供电。
商标
RTG4™is a TM ofMicrosemi Corporation.
Microsemi®is a reg TM ofMicrosemi Corporation.
Other TMs
1 RTG4 电气规格
RTG4 的所有规格均来自 Microsemi（RTG4 FPGS 数据表（修订版 4）[3] 和应用报告 [4]）。
| 符号 | 参数 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|---|
| VDD | 直流 FPGA 内核电源电压。必须始终为此引脚供电。 | 1.14 | 1.2 | 1.26 | V |
| VPP | 电荷泵的电源（用于正常运行和编程）。必须始终为此引脚供电。 | 3.15 | 3.3 | 3.45 | V |
| VDDPLL | 为八个角 PLL 供电，SERDES PCIe/PCS 块中的 PLL 和 FDDR PLL。 | 3.15 | 3.3 | 3.45 | V |
| SERDES_x_Lyz_VDDAIO | Tx/Rx 模拟 I/O 电压。SERDES_x 通道 y 和通道 z 的低压电源。是 +1.2V SERDES PMA 电源。 | 1.14 | 1.2 | 1.26 | V |
| SERDES_x_Lyz_VDDAPLL | SERDES_x PLL 通道 yz 的模拟电源。是 +2.5V SERDES 内部 PLL 电源。 | 2.375 | 2.5 | 2.625 | V |
| SERDES_VDDI | 为 SERDES 参考时钟接收器供电，1.8V 电源。必须始终为此引脚供电。 | 1.71 | 1.8 | 1.89 | V |
| 为 SERDES 参考时钟接收器供电，2.5V 电源。必须始终为此引脚供电。 | 2.375 | 2.5 | 2.625 | ||
| 为 SERDES 参考时钟接收器供电，3.3V 电源。必须始终为此引脚供电。 | 3.15 | 3.3 | 3.45 | ||
| SERDES_VREF | SERDES 接收器参考时钟的参考电压。 | 0.49 × SERDES_VDDI | 0.5 × SERDES_VDDI | 0.51 × SERDES_VDDI | V |
| VDDIx | 用于 FPGA I/O 组的 1.2V 直流电源电压。 | 1.14 | 1.2 | 1.26 | V |
| 用于 FPGA I/O 组的 1.5V 直流电源电压。 | 1.425 | 1.5 | 1.575 | ||
| 用于 FPGA 和 JTAG I/O 组的 1.8V 直流电源电压。 | 1.71 | 1.8 | 1.89 | ||
| 用于 FPGA 和 JTAG I/O 组的 2.5V 直流电源电压。 | 2.375 | 2.5 | 2.625 | ||
| 用于 FPGA 和 JTAG I/O 组的 3.3V 直流电源电压。 | 3.15 | 3.3 | 3.45 | ||
| 用于 LVDS25 差分 I/O 组的直流电源电压。 | 2.375 | 2.5 | 2.625 | ||
| 用于 LVDS33 差分 I/O 组的直流电源电压。 | 3.15 | 3.3 | 3.45 | ||
| 用于 BLVDS、MLVDS、Mini-LVDS、RSDS 差分 I/O 组的直流电源电压。 | 2.375 | 2.5 | 2.625 | ||
| 用于 LVPECL 差分 I/O 组的直流电源电压。 | 3.15 | 3.3 | 3.45 |
2 RTG4 上电和断电要求
上电要求基于 VDDPLL 和 SERDES_x_Lyz_VDDAIO 电压轨制定。如需不考虑任何上电时序要求，唯一方法是使 RTG4 处于复位状态（使 DEVRST_N 有效），直到 VDDPLL 电源达到建议的最低电平，并将 SERDES_x_Lyz_VDDAIO 电源连接到 VDD。但是，如果做不到这一点，则需要对 RTG4 电压轨进行正确的时序控制。在这种情况下，适用以下要求：
- VDDPLL 一定不能是最后一个斜升电源，并且必须在最后一个电源（VDD 或 VDDIx）开始斜升之前达到其最低建议电平。
- VDD 内核和 SERDES IO 必须并联上电。
在断电或 DEVRST_N 有效期间，对于每个无法承受输出干扰的临界输出，如果使用一个外部 1kΩ 下拉电阻器，则没有断电要求。
Microsemi 有一个开发套件，用于演示 RTG4 的功能并加快软件开发。此开发板的配电如图 2-1 所示。在此设计中，Microsemi 使用复位监控器，在 3.3V、10A 稳压器出现后，可将 FPGA 保持在复位状态约 150ms。这样在器件开始运行之前，所有电源轨都有足够的时间达到稳压状态，无需上电序列。图 2-2 中的示波器图显示了器件保持复位状态时，启动时的主电源轨。在复位监控器释放低电平有效复位信号之前，所有电压轨同时出现并达到建议的工作点。
图 2-1 RTG4 开发板配电
图 2-2 RTG4 开发板启动序列